天津大學數(shù)字集成電路考點.doc

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第一章 導線1. 集成電路的導線已經形成復雜的幾何形體,引起電容、電阻和電感等寄生參數(shù)效應。 會使傳播延時增加，性能下降 會影響功率和能耗的分布 會引起額外的噪聲來源，影響電路的可靠性2. 樹結構的RC網(wǎng)絡 該電路只有一個輸入點(s) 所有的電容都在某個節(jié)點與地之間 該電路不包括任何電阻回路（形成樹結構）路徑電阻：從源節(jié)點s到任何節(jié)點i之間存在唯一的電阻路徑，其總電阻稱為路徑電阻。 共享路徑電阻表示從個節(jié)點到i及k兩個節(jié)點的路徑中共享部分的總電阻。艾爾默(Elmore)延時： 無分支RC鏈，即梯形鏈的艾爾默延時：用路徑電阻替換共享路徑電阻 3. 導線RC延時模型理想導線：沒有任何附加參數(shù)或寄生元件的簡單連線。導線一端的變化會立刻傳遞到另一端；導線是一個等勢區(qū)。 集總式RC模型：導線的電阻部分很小，并且開關頻率在低至中間范圍；把分布的電容集總為單個電容。 分布式RC模型：導線寄生參數(shù)沿導線長度分布；導線寄生參數(shù)沿導線長度分布。 模型和 模型的艾爾默延時計算。T2，T3，Pi3模型的延時第二章 CMOS反相器1. CMOS靜態(tài)特性1) 輸出擺幅等于電源電壓即高電平為VDD，低電平為GND，噪聲容限大；2) 邏輯電平與器件尺寸無關，所以晶體管可以采用最小尺寸，屬于無比例邏輯；3) 穩(wěn)態(tài)時輸出與VDD或者GND之間總存在一條有限的電阻通路；4) 輸入阻抗很高，理論上，單個反相器可以驅動無數(shù)個門；5) 穩(wěn)態(tài)時候，電源和地之間沒有直接的通路，沒有電流存在（忽略漏電流），即該門電路不消耗任何靜態(tài)功耗。2. VTC，參數(shù)開關閾值 : 定義為 的點（PMOS和NMOS都處于飽和區(qū)）。，開關閾值取決于r，它是PMOS與NMOS的相對驅動強度比。相對與器件尺寸比值不敏感。增大Wp和Wn使分別移向VDD和GND。噪聲容限：已知 和是 時的點，噪聲容限 和定義為 ，。器件參數(shù)對VTC的影響：1) 工藝的不確定引起開關閾值的平移，好PMOS差NMOS右移，好NMOS差PMOS左移。2) 降低電源電壓，工作在亞閾值。3. CMOS反相器動態(tài)特性柵漏電容 ：引起瞬態(tài)響應的輸出過沖。負載電容 ：由內部擴散電容 、互連線電容 和扇出電容 三部分組成。反相器的延時分析：如何減小傳播延時1) 減?。杭氈碌陌鎴D設計2) 增加晶體管寬長比：容易引起擴散電容增加（自載效應）3) 提高VDD，犧牲能量的損耗來換取性能的提高。反相器尺寸選擇： 反相器的本征延時與門的尺寸無關；無負載時，增加門的尺寸不能減少延時；有負載時，S很大時反相器延時趨于本征延時時，增大尺寸便不會有什么改善。第三章 靜態(tài)CMOS組合邏輯1. 基本的電路結構上拉網(wǎng)絡PUN和下拉網(wǎng)絡PDN：PDN由NMOS構成；PUN由PMOS構成。因為NMOS產生“強0”而PMOS器件產生“強1”NMOS串聯(lián)相當于“與”邏輯，PMOS串聯(lián)相當于“或”邏輯；NMOS并聯(lián)相當于“或”邏輯，PMOS并聯(lián)相當于“與”邏輯。NAND：兩個PMOS并連，與兩個NMOS串連互補；NOR：兩個PMOS串連，與兩個NMOS并連互補；OR：NOR后接INVERTER2. 復合門設計關于扇入：傳播延時在最壞的情況下與扇入數(shù)的平方成正比大扇入時的設計技巧：1) 調整晶體管尺寸；只有當負載以扇出電容為主時，才有效果。逐級加大晶體管尺寸：距輸出越近，晶體管尺寸越小。2) 重新排晶體管的順序，使關鍵路徑靠近輸出端。3) 重構邏輯結構，變換邏輯方程的形式，降低對扇入的要求，從而減少門延時4) 在輸出端和負載之間插入緩沖鏈。3. 有比邏輯電路目的：減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但經常以降低穩(wěn)定性和付出額外功耗為代價。4. 差分級聯(lián)電壓開關邏輯靜態(tài)邏輯：互補NMOS下拉管，交叉連接PMOS上拉管；負載：僅一個PMOS管，具有偽NMOS 優(yōu)點；差分型：同時要求正反輸入，面積大，但在要求互補輸出或兩個下拉網(wǎng)絡能共享時比較有利；DCVSL比通常的CMOS邏輯慢（因Latch 反饋作用有滯后現(xiàn)象，但在特定情況下很快，例如存儲器糾錯邏輯的XOR 門）；無靜態(tài)功耗，但有較大的翻轉過渡（Cross-over）電流。5. 傳輸管邏輯傳輸管邏輯實現(xiàn)的AND門，需要較少的晶體管實現(xiàn)給定的功能通過允許原始輸入驅動柵端和源-漏端來減少實現(xiàn)邏輯所需要的晶體管數(shù)目。第四章 動態(tài)CMOS組合邏輯1. 動態(tài)邏輯門的兩個操作階段動態(tài)邏輯門的工作可以分為兩個主要階段：預充電和求值，處于何種工作模式由時鐘信號CLK決定。預充電：當CLK=0時輸出節(jié)點out被PMOS管Mp預充電值VDD，NMOS求值管Me關斷，下拉路徑不工作。求值：當CLK=1時預充電管Mp關斷，求值管Me導通求值。2. 動態(tài)門的特點1) 邏輯功能僅由PDN實現(xiàn)（緊湊），晶體管數(shù)目是N+2（靜態(tài)CMOS需2N個晶體管），輸入電容與偽NMOS邏輯相同2) 全擺幅輸出(VOL = GND 及VOH = VDD)3) 無比邏輯器件尺寸不影響邏輯電平4) 上拉速度改善，下拉時間變慢5) 快速的開關速度6) 輸入只允許在預充電階段變化，在求值階段必須保持穩(wěn)定7) 簡單的動態(tài)CMOS 邏輯級不能串聯(lián)8) 需要預充電/求值時鐘9) 總功耗通常高于靜態(tài)CMOS10) 噪聲容限(NML)小，對噪聲敏感11) 對漏電敏感12) 有電荷分享問題3. 動態(tài)設計中的信號完整性問題1) 電荷泄露：一個動態(tài)門的工作取決于輸出值在電容上的動態(tài)存儲。如果下拉網(wǎng)絡關斷，那么理想情況下，輸出在求值階段應當維持在預充電狀態(tài)的VDD。然而由于存在漏電電流，這一電荷將逐漸泄露掉，最終會使這個門的工作出錯。漏電流來源主要是亞閾值導電和反偏二極管。解決辦法：增加一個泄露晶體管補償漏電。2) 電荷分享：原先存放在CL 上的電荷由CL 和CA 重新分布（分享），導致輸出電壓有所下降，魯棒性降低。解決辦法：采用時鐘驅動的晶體管預充電內部關鍵節(jié)點，代價是增加了面積和功耗。4. 動態(tài)門的級聯(lián)問題簡單的動態(tài)CMOS邏輯不能級聯(lián)應用，需要采用多米諾邏輯，一個多米諾（Domino）邏輯塊由一個n型動態(tài)邏輯塊后面接一個靜態(tài)反相器構成；由于多米諾模塊輸出由一個低阻抗的靜態(tài)反相器驅動，提高了抗噪聲能力。多米諾邏輯可以串聯(lián)，串聯(lián)的數(shù)目取決于在求值的時鐘階段，相串聯(lián)的各級動態(tài)邏輯能來得及一個接一個地求值完畢。多米諾邏輯的特點：邏輯求值的傳播如同多米諾骨牌的傾倒，求值階段的時間決定了（允許的）邏輯深度；只能實現(xiàn)非反相的邏輯（所有的門均為非反相）；只有一個過渡被優(yōu)化；門為無比邏輯，但電平恢復電路為有比邏輯；節(jié)點必須在預充電期間被預充電（這可能限制了PMOS的最小尺寸）；求值期間，輸入必須穩(wěn)定，對nlogic只能有一個上升的過渡。速度非?？欤辉黾与娖交謴碗娐房梢詼p少漏電和電荷分享問題。第五章 靜態(tài)時序邏輯電路兩種存儲機理：正反饋和基于電荷1. 存儲單元的實現(xiàn)方法比較利用正反饋：靜態(tài)，信號可以”無限”保持；魯棒性好，對擾動不敏感；對觸發(fā)脈沖寬度的要求:觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播時間，即兩個反相器平均延時的兩倍；尺寸大,限制了在計算結構如流水線式數(shù)據(jù)通路中的應用。利用電荷存儲：動態(tài)（要求定期刷新，要求從存儲電容中讀出信號時不會干擾所存儲的電荷，因此要求具有高輸入阻抗的器件）雙穩(wěn)態(tài)電路：過渡區(qū)的增益應當大于1,AB為穩(wěn)態(tài)工作點，C為亞穩(wěn)態(tài)點觸發(fā)翻轉(寫入數(shù)據(jù))的方法：（1）切斷反饋環(huán)（采用Mux ）（2）觸發(fā)強度超過反饋環(huán)強制驅動（正確設計尺寸） 2. 時間參數(shù)：1) 建立時間 ：在時鐘翻轉（對于正沿觸發(fā)寄存器為0 1翻轉）之前數(shù)據(jù)輸入必須有效的時間。2) 維持時間 ：在時鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時間。3) 傳播延時: 假設建立時間和維持時間都滿足要求，輸入D端的數(shù)據(jù)在最壞情況下的延時（相對于時鐘邊沿）之后被復制到輸出端Q。3. Latch和Register鎖存器：電平靈敏，不是邊沿觸發(fā)；可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電平）時，輸入的任何變化經過一段延遲就會反映在輸出端上；有可能發(fā)生競爭(Race)現(xiàn)象，只能通過使時鐘脈沖的寬度小于（包括反相器在內的）環(huán)路的傳播時間來避免。最高時鐘頻率（最小時鐘周期）應滿足： 維持時間需滿足： 寫入方法：基于（傳輸門實現(xiàn)）Mux: 尺寸設計容易，晶體管數(shù)目多；弱反相器實現(xiàn)。主從邊沿觸發(fā)寄存器：時鐘為高電平時，主Latch 維持，QM 值保持不變，輸出值Q 等于時鐘上升沿前的輸入D 的值，效果等同于“正沿觸發(fā)”效果等同于“負沿觸發(fā)”的主從寄存器只需互換正Latch和負Latch的位置。4. 時鐘重疊問題非理想時鐘會有時鐘重疊現(xiàn)象，用偽靜態(tài)鎖存器構成的主從觸發(fā)器當Clk 和反Clk 發(fā)生重迭時，可能引起失效: 當Clk 和反Clk 同時為高時，A 點同時為In 和B 點驅動，造成不定狀態(tài)。當Clk 和反Clk 同時為高一段較長時間時，In 可以直接穿通經過主從觸發(fā)器。解決辦法：產生兩相不重疊的時鐘，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯。第六章 動態(tài)時序邏輯電路1. 動態(tài)Latch和Register動態(tài)傳輸門邊沿觸發(fā)寄存器：只需8個晶體管，節(jié)省功耗和提高性能，甚至可只用NMOS實現(xiàn)。動態(tài)特點：比靜態(tài)Latch和Register 簡單；基于在寄生電容上存儲電荷，由于漏電需要周期刷新（或經常更新數(shù)據(jù)）；“不破壞地”讀信息：因此需要輸入高阻抗的器件。問題：高阻抗的內部動態(tài)節(jié)點易受噪聲源的干擾；漏電影響了低功耗（例如停止時鐘以節(jié)省功耗）技術；內部動態(tài)節(jié)點的電壓并不跟蹤電源電壓的變化，從而降低噪聲容限。解決辦法：增加一個弱反饋反相器這會增加抗噪聲能力，但會增加延時除高性能數(shù)據(jù)通路外，一般均應使寄存器成為偽靜態(tài)的或靜態(tài)的。2. 動態(tài)Register的時鐘重疊問題在0-0重疊期間，T1的PMOS和T2的PMOS同時導通，形成數(shù)據(jù)從寄存器的D輸入留到Q輸出的直接通路，對于1-1重疊亦是如此。這可以通過強加維持時間約束來解決：0-0重疊競爭限制條件： 1-1重疊競爭限制條件： 3. C2MOS主從正沿觸發(fā)寄存器時鐘控制CMOS寄存器的工作分為兩個階段：當CLK=0時，第一個三態(tài)驅動器導通，此時的主級像一個反相器在內部節(jié)點QM采樣D的反相數(shù)據(jù)，因此主級處于求值模式。同時從級處在高阻抗模式，即維持模式。晶體管M7，M8均關斷，輸出Q維持其原來存儲在C2上的值。當CLK=1時，主級處于維持模式，M3-M4關斷，M7-M8導通，從級求值。存放在C1上的值經過從級傳輸?shù)捷敵龉?jié)點，此時的從級作用像一個反相器。特點：只要時鐘邊沿的上升和下降時間足夠小，具有CLK和反CLK時鐘控制的這一C2MOS寄存器對時鐘重疊時不敏感的。4. 真單相位時鐘控制（TSPC）Latch和Register正電平Latch：CLK=1時透明，CLK=0時維持；負電平Latch相反。簡化的TSPC Latch：優(yōu)點：減少了一個時鐘控制管，同時也減少了時鐘負載缺點：內部節(jié)點電平不是全幅擺（例如A點有閾值損失）嵌入邏輯功能的TSPC：Logic嵌入Latch內AND LatchTSPC Latch特點：優(yōu)點：時鐘為“真正”單相位；可將邏輯功能嵌入鎖存器中，減少與鎖存器的相關延時。缺點：與簡單動態(tài)Latch（傳輸門反相器）相比，晶體管數(shù)目稍有增加；時鐘使輸出節(jié)點浮空（高阻態(tài)）時，易受其它信號耦合的影響；驅動傳輸門時輸出節(jié)點會發(fā)生電荷分享。第七章 數(shù)字電路的時序問題1. 分類在數(shù)字系統(tǒng)中，信號可以根據(jù)他們與本地時鐘的關系來分類。只有在預先決定的時間周期上發(fā)生翻轉的信號相對于系統(tǒng)時鐘可分為同步的、中等同步的或近似同步的。反之，可以在任意時間發(fā)生翻轉的信號成為異步信號。一個同步信號具有與本地時鐘完全相同的頻率并與該時鐘保持一個已知的固定相位差。中等同步信號不僅與本地時鐘具有同樣的頻率，而且相對于該時鐘具有未知的相位差。一個近似同步信號是一個頻率與本地時鐘頻率名義上相同但其真正頻率卻稍有不同的信號。異步信號可以在任何時候隨意變化，并且他們不服從任何本地時鐘。2. 非理想時鐘引起的問題時鐘偏差：集成電路中一個時鐘翻轉的到達時間在空間上的差別通常稱為時鐘偏差。時鐘偏差是由時鐘路徑的靜態(tài)不匹配以及時鐘在負載上的差異造成的。時鐘偏差現(xiàn)象無論對時序系統(tǒng)的性能還是功能都有很大影響。正偏差能夠增加電路的數(shù)據(jù)通過量，但有可能導致出錯，負偏差顯著提高抗競爭能力，避免出錯，但會降低電路性能。時鐘抖動：時鐘抖動是指在芯片的某一個給定點上的時鐘發(fā)生暫時性的變化，即時鐘周期在每個不同的周期上可以縮短或加長。抖動是一個平均值為零的隨機變量，絕對抖動 是指在某一給定位置處的一個時鐘邊沿相對于理想的周期性參照時鐘邊沿在最壞情況下的變化（絕對值）。抖動直接影響時序系統(tǒng)的性能，最壞情況下可用來完成操作的總時間減少了，降低了時序電路的性能。