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1、1.FPGA配置配置(configuration)是對(duì)FPGA的內(nèi)容進(jìn)行編程的過程。每次上電后都需要進(jìn)行配置是基于SRAM工藝FPGA的一個(gè)特點(diǎn)，也可以說是一個(gè)缺點(diǎn)。FPGA配置過程如下：FPGA配置配置器件器件外部電路將外部電路將配置數(shù)據(jù)配置數(shù)據(jù)載入載入片內(nèi)配置片內(nèi)配置RAM中中外部電路FPGA配置完成配置完成配置配置RAM配置配置RAM中的中的配置數(shù)據(jù)配置數(shù)據(jù)：用于控制用于控制FPGA內(nèi)部可編程內(nèi)部可編程的的內(nèi)部邏輯內(nèi)部邏輯、內(nèi)部寄存器和內(nèi)部寄存器和I/O寄存器初始化寄存器初始化，I/O驅(qū)動(dòng)器使能驅(qū)動(dòng)器使能等。之后等。之后FPGA進(jìn)入用戶模式。進(jìn)入用戶模式。1高級(jí)培訓(xùn)1.1 FPGA配置方
2、式根據(jù)FPGA在配置電路中的角色，可以將配置方式分為三類：1.FPGA主動(dòng)串行(AS-Active Serial)方式 2.JTAG方式3.FPGA被動(dòng)(Passive)方式EPCS系列系列配置數(shù)據(jù)配置數(shù)據(jù)FPGA主動(dòng)串行主動(dòng)串行(AS)方式方式1下載工具下載工具或或智能主機(jī)智能主機(jī)JTAG方式方式2EPC系列系列FPGA僅輸出響應(yīng)信號(hào)僅輸出響應(yīng)信號(hào)FPGAFPGA被動(dòng)被動(dòng)(Passive)方式方式32高級(jí)培訓(xùn)根據(jù)FPGA在配置電路中的角色，可以將配置方式分為三類：1.FPGA主動(dòng)串行(AS)方式 2.JTAG方式 3.FPGA被動(dòng)(Passive)方式EPCS系列系列配置數(shù)據(jù)配置數(shù)據(jù)FPGA
3、主動(dòng)串行主動(dòng)串行(AS)方式方式1下載工具下載工具或或智能主機(jī)智能主機(jī)JTAG方式方式2EPC系列系列FPGA僅輸出響應(yīng)信號(hào)僅輸出響應(yīng)信號(hào)FPGAFPGA被動(dòng)被動(dòng)(Passive)方式方式3被動(dòng)方式可分為下列幾種方式：被動(dòng)方式可分為下列幾種方式：被動(dòng)串行方式（被動(dòng)串行方式（PS）快速被動(dòng)并行（快速被動(dòng)并行（FPP）方式）方式 被動(dòng)并行異步（被動(dòng)并行異步（PPA）方式）方式 被動(dòng)并行同步（被動(dòng)并行同步（PPS）方式）方式 被動(dòng)串行異步（被動(dòng)串行異步（PSA）方式）方式PS-Passive Serial FPP-Fast passive parallel PPA-Passive parallel
4、asynchronous PPS-Passive parallel synchronous PSA-Passive Serial Asynchronous 3高級(jí)培訓(xùn)FPGAEPC DeviceConfigurationControllerMemoryFPGAMAX II or External ProcessorConfigurationControllerExternal FlashMemoryFPGAFPGAExternalMemoryInitiates configuration processProvides configuration dataConfigurationContro
5、ller主動(dòng)（主動(dòng)（AS）方式）方式被動(dòng)（被動(dòng)（PS）方式）方式被動(dòng)（被動(dòng)（PS）方式）方式JTAG方式方式4高級(jí)培訓(xùn)配置方式器件類別Stratix IIStratix,Stratix GXCyclone IICycloneAPEX IIAPEX20K,APEX20KE,APEX20KCMercuryACEX 1KFLEX10K,FLEX10KE,FLEX10KAFLEX6000被動(dòng)串行（PS）主動(dòng)串行(AS)快速被動(dòng)并行（FPP）被動(dòng)并行同步（PPS）被動(dòng)并行異步（PPA）被動(dòng)串行異步（PSA）JTAG僅支持邊界掃描測(cè)試Altera FPGA配置方式列表Cyclone FPGA配置方式表配
6、置 方 式描 述主動(dòng)串行配置(AS)采用串行配置器件（EPCS1、EPCS4、EPCS16、EPCS64）被動(dòng)配置（PS）1采用專用配置器件（EPC1、EPC2、EPC4、EPC8、EPC16）；2采用配置控制器（單片機(jī)、CPLD等）配合Flash；JTAG配置通過JTAG進(jìn)行配置5高級(jí)培訓(xùn)1.2 FPGA配置過程FPGA的配置包括3各階段：復(fù)位、配置和初始化。復(fù)位復(fù)位配置配置初始化初始化進(jìn)入進(jìn)入用戶模式用戶模式配置過程波形圖6高級(jí)培訓(xùn)n1.2 FPGA配置過程FPGA的配置包括3各階段：復(fù)位、配置和初始化。復(fù)位復(fù)位配置配置初始化初始化進(jìn)入進(jìn)入用戶模式用戶模式配置數(shù)據(jù)寫入到器件中配置數(shù)據(jù)寫入到
7、器件中器件內(nèi)部邏輯和寄存器器件內(nèi)部邏輯和寄存器初始化，初始化，I/O緩沖使能緩沖使能配置過程波形圖7高級(jí)培訓(xùn)FPGA 配置流程圖8高級(jí)培訓(xùn)Power-Up SequencetimevoltsPower-offPower-UpPower-OnDevice Power SequencePORConfigurationPower supply ramp time,TRAMPDevice ModeUser-ModePOR:Power-On Reset9高級(jí)培訓(xùn)2.Cyclone及Cyclone II FPGA配置Cyclone 以及Cyclone IIFPGA使用SRAM單元來存儲(chǔ)配置數(shù)據(jù)。FPGA中
8、的SRAM是易失性的，每次上電之前，配置數(shù)據(jù)(或壓縮的配置數(shù)據(jù))必須重新下載到FPGA中。下面的2個(gè)條件均可使FPGA產(chǎn)生一次配置請(qǐng)求：給給FPGA重新上電；重新上電；FPGA的的nConfig引腳上產(chǎn)生一個(gè)低電平到高電平的上升引腳上產(chǎn)生一個(gè)低電平到高電平的上升沿。沿。10高級(jí)培訓(xùn)Cyclone及Cyclone II FPGA的配置方式包括：1.FPGA主動(dòng)串行主動(dòng)串行(AS)配置配置方式方式；2.FPGA被動(dòng)被動(dòng)(Passive)配置配置方式方式；3.JTAG配置配置方式方式。用戶可以通過設(shè)置FPGA上的MSEL0、MESL1兩個(gè)引腳的狀態(tài)來選擇配置方式。各種方式的MSEL0、MESL1設(shè)置
9、如下表所列：11高級(jí)培訓(xùn)MSEL1MSEL0配置方式備注00AS主動(dòng)（串行配置器件）20M10快速AS主動(dòng)（串行配置器件）40M，只限Cyclone II01PS被動(dòng)（CPLD控制）00或1JTAG配置配置方式設(shè)置說明：說明：1.在上表中，如果只采用一種配置方式，則可以直接將在上表中，如果只采用一種配置方式，則可以直接將MSEL0、MESL1連接到連接到VCC（注意要與（注意要與FPGA的的IO口的供電口的供電VCCIO相同）或相同）或GND；2.如果需要多種配置方式，那么如果需要多種配置方式，那么MSEL要用控制器（單片機(jī)、要用控制器（單片機(jī)、CPLD等）來控制以進(jìn)行切換；等）來控制以進(jìn)行切
10、換；3.MSEL管腳在配置開始前必須處于一個(gè)固定的狀態(tài)，因此不能將管腳在配置開始前必須處于一個(gè)固定的狀態(tài)，因此不能將MSEL管腳懸空。管腳懸空。12高級(jí)培訓(xùn)另外，不同型號(hào)FPGA的配置文件大小不同，下表中列出了FPGA在不壓縮情況下二進(jìn)制配置文件(.rbf)的最大大小。設(shè)計(jì)者可以根據(jù)配置文件的大小來選擇合適的配置器件和其它存儲(chǔ)器。并可使用壓縮功能，來減小配置文件的大小。器件類型器件型號(hào)數(shù)據(jù)大?。˙its）數(shù)據(jù)大小（Bytes）CycloneEP1C3627,37678,422EP1C4924,512115,564EP1C61,167,216145,902EP1C122,326,528290,8
11、16EP1C203,559,608444,951Cyclone IIEP2C51,265,792152,998EP2C81,983,536247,974EP2C203,892,496486,562EP2C356,858,656857,332EP2C509,963,3921,245,424EP2C7014,319,2161,789,90213高級(jí)培訓(xùn)2.1 主動(dòng)串行配置主動(dòng)串行配置方式主動(dòng)串行配置方式(AS)是將是將配置數(shù)據(jù)配置數(shù)據(jù)事先存儲(chǔ)在串行配置事先存儲(chǔ)在串行配置器件器件EPCS中中,然后在系統(tǒng)上電時(shí)然后在系統(tǒng)上電時(shí)Cyclone及及Cyclone II FPGA通過通過串行接口串行接口讀取
12、配置數(shù)據(jù)讀取配置數(shù)據(jù)（如果是壓縮數(shù)據(jù)，還會(huì)進(jìn)行解壓縮處理）（如果是壓縮數(shù)據(jù)，還會(huì)進(jìn)行解壓縮處理）對(duì)內(nèi)部的對(duì)內(nèi)部的SRAM單元進(jìn)行配置單元進(jìn)行配置。因?yàn)樯鲜雠渲眠^程中。因?yàn)樯鲜雠渲眠^程中FPGA控制控制配置接口，因此通常稱為主動(dòng)配置方式。配置接口，因此通常稱為主動(dòng)配置方式。14高級(jí)培訓(xùn)nCEnSTATUSnCONFIGCONFIG_DONEDATA0DCLKnCSOASDOnCEOMSEL0MSEL1Cylone(Cyclone II)FPGAnCSDATAASDIDCLKEPCS串行配置器件10k10k10kVCCVCCVCCN.C.12345678910AS接口10kVCClow or hi
13、gh說明：說明：1.因?yàn)镕PGA上的nSTATUS、CONFIG_DONE管腳都是開漏結(jié)構(gòu)，所以都要接上拉電阻。FPGA的片選腳nCE必須接地。主動(dòng)串行配置的電路原理圖15高級(jí)培訓(xùn)Multi-Device AS ConfigurationsMultiple-device AS configurationnSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDVCCCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSELn.0DATA0Serial Configuration Device DATA DCLK
14、 nCS ASDIVCCVCCBuffersVCCVCCVCCMultiple-device PS configuration when both devices receive the same datanSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSELn.0DATA0Serial Configuration Device DATA DCLK nCS ASDIBuffersGNDMultiple-device AS configuration,
15、same data16高級(jí)培訓(xùn) 串行時(shí)鐘(DCLK)在配置結(jié)束后內(nèi)部振蕩器關(guān)閉。下表列出了DCLK的輸出頻率。對(duì)于Cyclone II FPGA，通過MSEL可以選擇時(shí)鐘為20MHz或40MHz。配置的時(shí)間配置的時(shí)間與配置文件大小以及與配置文件大小以及DCLK的頻率有關(guān)，關(guān)于的頻率有關(guān)，關(guān)于AS方式配置時(shí)間的估算請(qǐng)見下一小節(jié)。方式配置時(shí)間的估算請(qǐng)見下一小節(jié)。器件最小典型最大單位Cyclone141720MHzCyclone II10132020264017高級(jí)培訓(xùn) 用戶可以在QuartusII軟件中選擇，用哪一個(gè)時(shí)鐘來進(jìn)行FPGA寄存器和用戶I/O口的初始化、以及是否在配置出錯(cuò)后重新開始配置等
16、內(nèi)容。如下圖所示的彈出窗口：功能復(fù)用引腳設(shè)置18高級(jí)培訓(xùn)2.2 主動(dòng)串行配置(AS)的配置時(shí)間估算主動(dòng)串行配置時(shí)間主動(dòng)串行配置時(shí)間為串行配置器件數(shù)據(jù)傳送到為串行配置器件數(shù)據(jù)傳送到FPGA的時(shí)間，的時(shí)間，這取決于這取決于DCLK的頻率的頻率以及以及配置文件的大小配置文件的大小。以以Cyclone EP1C6器件為例，非壓縮的器件為例，非壓縮的.rbf格式配置文件格式配置文件的大小為的大小為1167216位、位、DCLK最低頻率為最低頻率為14MHz(71ns)，則最大配置時(shí)間為：則最大配置時(shí)間為：1167216*71ns82872336ns83ms當(dāng)當(dāng)DCLK的典型頻率為的典型頻率為17MHz(
17、59ns)時(shí)，配置時(shí)間為：時(shí)，配置時(shí)間為：1167216*59ns=68865744ns 69ms19高級(jí)培訓(xùn)如果允許配置如果允許配置數(shù)據(jù)壓縮數(shù)據(jù)壓縮，由于配置時(shí)要對(duì)數(shù)據(jù)進(jìn)行解壓縮，由于配置時(shí)要對(duì)數(shù)據(jù)進(jìn)行解壓縮，需要增加配置時(shí)間，一般要需要增加配置時(shí)間，一般要增加增加50的配置時(shí)間的配置時(shí)間，即，即EP1C6器器件在采用壓縮數(shù)據(jù)進(jìn)行配置時(shí)需要約件在采用壓縮數(shù)據(jù)進(jìn)行配置時(shí)需要約103.5ms的時(shí)間。的時(shí)間。此外，在配置完成后緊接著的此外，在配置完成后緊接著的FPGA寄存器和用戶寄存器和用戶I/O口初口初始化也需要消耗一定的時(shí)間始化也需要消耗一定的時(shí)間（Cyclone為為136個(gè)時(shí)鐘周期，個(gè)時(shí)鐘周
18、期，Cyclone II為為299個(gè)時(shí)鐘周期），當(dāng)不采用個(gè)時(shí)鐘周期），當(dāng)不采用CLKUSR管腳時(shí)管腳時(shí)鐘，而使用鐘，而使用FPGA內(nèi)部?jī)?nèi)部10MHz時(shí)鐘時(shí)，時(shí)鐘時(shí)，Cyclone EP1C6消耗消耗13.6us的初始化時(shí)間。的初始化時(shí)間。20高級(jí)培訓(xùn)2.3 JTAG配置通過通過JTAG接口接口，利用，利用Quartus II軟件軟件可以可以直接直接對(duì)對(duì)FPGA進(jìn)行單獨(dú)的硬件重進(jìn)行單獨(dú)的硬件重新配置。新配置。Quartus II軟件在編譯時(shí)會(huì)自動(dòng)生成用于軟件在編譯時(shí)會(huì)自動(dòng)生成用于JTAG配置的配置的.sof文件。文件。如果同時(shí)使用如果同時(shí)使用AS方式和方式和JTAG方式來配置方式來配置FPGA，
19、JTAG配置方式擁有最高配置方式擁有最高的優(yōu)先級(jí)的優(yōu)先級(jí)，此時(shí)此時(shí)AS方式將停止，而執(zhí)行方式將停止，而執(zhí)行JTAG方式配置。方式配置。JTAG配置的電路原理圖12345678910JTAG接口10k10kR1R2DATA0nCONFIGnCEMSEL0MSEL1DCLKCONF_DONEnSTATUSTCKTMSTDOTDICyclone(Cyclone II)FPGAVCCVIO(3)N.C.N.C.VCCVCCVCCVCC(1)(2)(2)(2)(2)(2)R3Cyclone:R1-R3 10KCyclone II:R1-R3 1K21高級(jí)培訓(xùn)Pin 1Download Cable 10-
20、Pin Male Header(JTAG Mode)nSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOnSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOVCCVCCVCCVCCVCCVCCVIOJTAG Configuration of Multiple Devices22高級(jí)培訓(xùn)管腳描述功 能TDI測(cè)試數(shù)據(jù)輸入指令、測(cè)試以及編程數(shù)據(jù)的串行輸入。數(shù)據(jù)在TCK的上升沿移入。如果電路板上的JTAG不需要，可以將該管腳連接到VCC。TDO測(cè)試數(shù)據(jù)輸出指令、測(cè)試以及編程數(shù)據(jù)的串行輸出。數(shù)據(jù)在
21、TCK的下降沿移出。在沒有數(shù)據(jù)移出時(shí)，該管腳是高阻態(tài)。如果電路板上的JTAG不需要，可以不連接該管腳。TMS測(cè)試模式選擇控制信號(hào)輸入管腳，控制信號(hào)決定測(cè)試訪問端口控制狀態(tài)的轉(zhuǎn)換。狀態(tài)的轉(zhuǎn)換出現(xiàn)在TCK的上升沿。因此，TMS必須在TCK上升沿之前建立。如果電路板上的JTAG不需要，可以將該管腳連接到VCC。TCK測(cè)試時(shí)鐘輸入邊界掃描測(cè)試(BST)電路的時(shí)鐘輸入。一些操作發(fā)生在其上升沿，一些發(fā)生在下降沿。如果電路板上的JTAG不需要，可以將該管腳連接到GND。利用Quartus II軟件和USB Blaster、ByteBlaster II等下載電纜可下載配置數(shù)據(jù)到FPGA。Quartus II軟
22、件可以驗(yàn)證JTAG配置是否成功。JTAG配置通過下載電纜使用配置通過下載電纜使用SOF、Jam或者或者JBC文件直接對(duì)文件直接對(duì)FPGA進(jìn)行配置，這種進(jìn)行配置，這種配置方式只能用于調(diào)試階段，因?yàn)?，掉電后配置方式只能用于調(diào)試階段，因?yàn)?，掉電后FPGA中的配置數(shù)據(jù)將丟失。中的配置數(shù)據(jù)將丟失。JTAG各引腳功能描述各引腳功能描述23高級(jí)培訓(xùn)Altera FPGA的配置芯片可以分為3類：1.增強(qiáng)型配置器件增強(qiáng)型配置器件：EPC16、EPC8、EPC4；2.主動(dòng)串行配置器件主動(dòng)串行配置器件：EPCS64、EPCS16、EPCS4和和EPCS1；3.普通配置器件普通配置器件：EPC2、EPC1、EPC14
23、41。3.配置芯片各配置芯片的屬性如下表所示：24高級(jí)培訓(xùn)EPC Devices Capacities and FeaturesDeviceMemory Size(bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage(V)EPC1616,777,216YesYesNoYes3.3EPC88,388,608YesYesNoYes3.3EPC44,194,304YesYesNoYes3.3EPC21,695,680NoYesYesYes5.0 or 3.3EPC
24、11,046,496NoNoYesNo5.0 or 3.3EPC1441440,800NoNoNoNo5.0 or 3.3FPGAEPCCCFM25高級(jí)培訓(xùn)EPCS Devices Capacities and FeaturesDeviceMemory Size(bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage(V)EPCS128134,217,728NoYesNoYes3.3EPCS6467,108,864NoYesNoYes3.3EPCS1616,7
25、77,216NoYesNoYes3.3EPCS44,194,304NoYesNoYes3.3EPCS11,048,576NoYesNoYes3.3FPGAEPCSCCFM26高級(jí)培訓(xùn)or=Choosing a Configuration Device(1/2)27高級(jí)培訓(xùn)EP3C25EPC16CCFMEP1AGX35CEP3C25EPCS16CCFMEP1AGX35CChoosing a Configuration Device(2/2)28高級(jí)培訓(xùn)4.配置的軟件設(shè)置在Quartus II軟件中，可以設(shè)置配置方式和配置芯片。配置選項(xiàng)卡29高級(jí)培訓(xùn)配置方式配置方式(AS、PS)選擇選擇配置模式配
26、置模式(本地或遠(yuǎn)程本地或遠(yuǎn)程)選擇選擇配置器件配置器件(EPCS系列、系列、EPC系列系列)壓縮壓縮配置選項(xiàng)卡30高級(jí)培訓(xùn)【General】選項(xiàng)卡，用于配置的通用選項(xiàng)。選項(xiàng)卡，用于配置的通用選項(xiàng)。31高級(jí)培訓(xùn)5.配置文件的壓縮Quartus II 為為Cyclone、Cyclone II以及以及StratixII提供了提供了配置數(shù)據(jù)可壓縮特性配置數(shù)據(jù)可壓縮特性，用戶可以為，用戶可以為FPGA選擇容量較小的選擇容量較小的EPCS器件，以節(jié)省成本。器件，以節(jié)省成本。ALTERA給出對(duì)配置數(shù)據(jù)的壓縮率可達(dá)到給出對(duì)配置數(shù)據(jù)的壓縮率可達(dá)到35到到60%。當(dāng)在當(dāng)在Quartus II軟件中使能壓縮特性時(shí)，
27、軟件自動(dòng)軟件中使能壓縮特性時(shí)，軟件自動(dòng)采用壓縮配置數(shù)據(jù)來生成采用壓縮配置數(shù)據(jù)來生成POF配置文件配置文件。通過壓縮后的。通過壓縮后的配置文件減小了對(duì)配置器件或配置文件減小了對(duì)配置器件或Flash的存儲(chǔ)空間需求。的存儲(chǔ)空間需求。32高級(jí)培訓(xùn)有兩種方法來使用壓縮特性：1.在用戶設(shè)計(jì)編譯前，可在編譯設(shè)置菜單中來選擇壓縮特性；在用戶設(shè)計(jì)編譯前，可在編譯設(shè)置菜單中來選擇壓縮特性；2.在用戶設(shè)計(jì)編譯后，可利用在用戶設(shè)計(jì)編譯后，可利用File菜單中的文件轉(zhuǎn)換器菜單中的文件轉(zhuǎn)換器Convet Programming Files進(jìn)行壓縮。進(jìn)行壓縮。通過文件轉(zhuǎn)換可利用SOF文件生成各種格式的壓縮文件。方法一：編譯
28、前選擇壓縮特性方法二：用文件轉(zhuǎn)換器進(jìn)行壓縮33高級(jí)培訓(xùn)6.配置可靠性及電路設(shè)計(jì)注意事項(xiàng)6.1 配置的可靠性Altera的的FPGA結(jié)構(gòu)中設(shè)計(jì)了一些保護(hù)電路來減小結(jié)構(gòu)中設(shè)計(jì)了一些保護(hù)電路來減小電源上電和數(shù)據(jù)噪聲的影響，使基于電源上電和數(shù)據(jù)噪聲的影響，使基于SRAM工藝的工藝的FPGA可靠性大大提高。為了提高可靠性主要采取了以可靠性大大提高。為了提高可靠性主要采取了以下幾個(gè)方面：下幾個(gè)方面：1在配置過程中，采用在配置過程中，采用CRC電路對(duì)輸入到電路對(duì)輸入到FPGA中的每一幀配中的每一幀配置數(shù)據(jù)進(jìn)行校驗(yàn)，確保配置數(shù)據(jù)的正確性；置數(shù)據(jù)進(jìn)行校驗(yàn)，確保配置數(shù)據(jù)的正確性；2Altera FPGA提供了保護(hù)
29、電路，要求在系統(tǒng)掉電后重新配提供了保護(hù)電路，要求在系統(tǒng)掉電后重新配置，以保證置，以保證FPGA在系統(tǒng)掉電時(shí)的高可靠性。在系統(tǒng)掉電時(shí)的高可靠性。34高級(jí)培訓(xùn)6.2 電路設(shè)計(jì)注意事項(xiàng)在配置電路設(shè)計(jì)時(shí)，通常應(yīng)該注意下面幾點(diǎn)：1在設(shè)計(jì)DCLK和TCK時(shí)，要將其當(dāng)作高速的時(shí)鐘信號(hào)來處理；2在有多片F(xiàn)PGA配置鏈中，一般建議將各片F(xiàn)PGA的DCLK、DATA0(DATA7.0、nCONFIG、nSTATUS、和CONF_DONE信號(hào)連在一起。這樣可以確保各FPGA配置同時(shí)開始和結(jié)束；3確保FPGA配置管腳的電平和配置器件的電平兼容；4確保所有配置管腳按照FPGA的數(shù)據(jù)手冊(cè)進(jìn)行連接。35高級(jí)培訓(xùn)7.下載配置
30、文件到FPGA要使用JTAG下載配置數(shù)據(jù)到FPGA，首先要生成可用于J TA G 下 載 的 配 置 數(shù) 據(jù) 文 件，這 些 配 置 數(shù) 據(jù) 文 件 包括：.sof、.Jam以及.JBC。一般來說，JTAG方式利用SOF文件即可，JAM和JBC可以不用。利用JATG接口下載配置數(shù)據(jù)到FPGA的過程，如下：36高級(jí)培訓(xùn)JTAG下載配置數(shù)據(jù)過程37高級(jí)培訓(xùn)JTAG下載配置數(shù)據(jù)過程38高級(jí)培訓(xùn)8.下載配置文件到下載配置文件到EPCSEPCS利用利用ByteBlasterII(或或USB_Blaster)、AS接接口、口、.pof配置文件以及配置文件以及QuartusII的的Programmer可直接對(duì)可直接對(duì)EPCS進(jìn)行編程，這種方式速度快，但需要專門的進(jìn)行編程，這種方式速度快，但需要專門的AS接口。下接口。下載過程如下：載過程如下：編譯前指定編譯前指定AS方式和方式和EPCS類型類型39高級(jí)培訓(xùn)EPCS的AS編程40高級(jí)培訓(xùn)41高級(jí)培訓(xùn)
FPGA配置【優(yōu)質(zhì)內(nèi)容】
