FPGA配置【優(yōu)質內容】

1.FPGA配置配置(configuration)是對FPGA的內容進行編程的過程。每次上電后都需要進行配置是基于SRAM工藝FPGA的一個特點，也可以說是一個缺點。FPGA配置過程如下：FPGA配置配置器件器件外部電路將外部電路將配置數(shù)據(jù)配置數(shù)據(jù)載入載入片內配置片內配置RAM中中外部電路FPGA配置完成配置完成配置配置RAM配置配置RAM中的中的配置數(shù)據(jù)配置數(shù)據(jù)：用于控制用于控制FPGA內部可編程內部可編程的的內部邏輯內部邏輯、內部寄存器和內部寄存器和I/O寄存器初始化寄存器初始化，I/O驅動器使能驅動器使能等。之后等。之后FPGA進入用戶模式。進入用戶模式。1高級培訓1.1 FPGA配置方式根據(jù)FPGA在配置電路中的角色，可以將配置方式分為三類：1.FPGA主動串行(AS-Active Serial)方式 2.JTAG方式3.FPGA被動(Passive)方式EPCS系列系列配置數(shù)據(jù)配置數(shù)據(jù)FPGA主動串行主動串行(AS)方式方式1下載工具下載工具或或智能主機智能主機JTAG方式方式2EPC系列系列FPGA僅輸出響應信號僅輸出響應信號FPGAFPGA被動被動(Passive)方式方式32高級培訓根據(jù)FPGA在配置電路中的角色，可以將配置方式分為三類：1.FPGA主動串行(AS)方式 2.JTAG方式 3.FPGA被動(Passive)方式EPCS系列系列配置數(shù)據(jù)配置數(shù)據(jù)FPGA主動串行主動串行(AS)方式方式1下載工具下載工具或或智能主機智能主機JTAG方式方式2EPC系列系列FPGA僅輸出響應信號僅輸出響應信號FPGAFPGA被動被動(Passive)方式方式3被動方式可分為下列幾種方式：被動方式可分為下列幾種方式：被動串行方式（被動串行方式（PS）快速被動并行（快速被動并行（FPP）方式）方式 被動并行異步（被動并行異步（PPA）方式）方式 被動并行同步（被動并行同步（PPS）方式）方式 被動串行異步（被動串行異步（PSA）方式）方式PS-Passive Serial FPP-Fast passive parallel PPA-Passive parallel asynchronous PPS-Passive parallel synchronous PSA-Passive Serial Asynchronous 3高級培訓FPGAEPC DeviceConfigurationControllerMemoryFPGAMAX II or External ProcessorConfigurationControllerExternal FlashMemoryFPGAFPGAExternalMemoryInitiates configuration processProvides configuration dataConfigurationController主動（主動（AS）方式）方式被動（被動（PS）方式）方式被動（被動（PS）方式）方式JTAG方式方式4高級培訓配置方式器件類別Stratix IIStratix,Stratix GXCyclone IICycloneAPEX IIAPEX20K,APEX20KE,APEX20KCMercuryACEX 1KFLEX10K,FLEX10KE,FLEX10KAFLEX6000被動串行（PS）主動串行(AS)快速被動并行（FPP）被動并行同步（PPS）被動并行異步（PPA）被動串行異步（PSA）JTAG僅支持邊界掃描測試Altera FPGA配置方式列表Cyclone FPGA配置方式表配 置 方 式描 述主動串行配置(AS)采用串行配置器件（EPCS1、EPCS4、EPCS16、EPCS64）被動配置（PS）1采用專用配置器件（EPC1、EPC2、EPC4、EPC8、EPC16）；2采用配置控制器（單片機、CPLD等）配合Flash；JTAG配置通過JTAG進行配置5高級培訓1.2 FPGA配置過程FPGA的配置包括3各階段：復位、配置和初始化。復位復位配置配置初始化初始化進入進入用戶模式用戶模式配置過程波形圖6高級培訓n1.2 FPGA配置過程FPGA的配置包括3各階段：復位、配置和初始化。復位復位配置配置初始化初始化進入進入用戶模式用戶模式配置數(shù)據(jù)寫入到器件中配置數(shù)據(jù)寫入到器件中器件內部邏輯和寄存器器件內部邏輯和寄存器初始化，初始化，I/O緩沖使能緩沖使能配置過程波形圖7高級培訓FPGA 配置流程圖8高級培訓Power-Up SequencetimevoltsPower-offPower-UpPower-OnDevice Power SequencePORConfigurationPower supply ramp time,TRAMPDevice ModeUser-ModePOR:Power-On Reset9高級培訓2.Cyclone及Cyclone II FPGA配置Cyclone 以及Cyclone IIFPGA使用SRAM單元來存儲配置數(shù)據(jù)。FPGA中的SRAM是易失性的，每次上電之前，配置數(shù)據(jù)(或壓縮的配置數(shù)據(jù))必須重新下載到FPGA中。下面的2個條件均可使FPGA產生一次配置請求：給給FPGA重新上電；重新上電；FPGA的的nConfig引腳上產生一個低電平到高電平的上升引腳上產生一個低電平到高電平的上升沿。沿。10高級培訓Cyclone及Cyclone II FPGA的配置方式包括：1.FPGA主動串行主動串行(AS)配置配置方式方式；2.FPGA被動被動(Passive)配置配置方式方式；3.JTAG配置配置方式方式。用戶可以通過設置FPGA上的MSEL0、MESL1兩個引腳的狀態(tài)來選擇配置方式。各種方式的MSEL0、MESL1設置如下表所列：11高級培訓MSEL1MSEL0配置方式備注00AS主動（串行配置器件）20M10快速AS主動（串行配置器件）40M，只限Cyclone II01PS被動（CPLD控制）00或1JTAG配置配置方式設置說明：說明：1.在上表中，如果只采用一種配置方式，則可以直接將在上表中，如果只采用一種配置方式，則可以直接將MSEL0、MESL1連接到連接到VCC（注意要與（注意要與FPGA的的IO口的供電口的供電VCCIO相同）或相同）或GND；2.如果需要多種配置方式，那么如果需要多種配置方式，那么MSEL要用控制器（單片機、要用控制器（單片機、CPLD等）來控制以進行切換；等）來控制以進行切換；3.MSEL管腳在配置開始前必須處于一個固定的狀態(tài)，因此不能將管腳在配置開始前必須處于一個固定的狀態(tài)，因此不能將MSEL管腳懸空。管腳懸空。12高級培訓另外，不同型號FPGA的配置文件大小不同，下表中列出了FPGA在不壓縮情況下二進制配置文件(.rbf)的最大大小。設計者可以根據(jù)配置文件的大小來選擇合適的配置器件和其它存儲器。并可使用壓縮功能，來減小配置文件的大小。器件類型器件型號數(shù)據(jù)大小（Bits）數(shù)據(jù)大?。˙ytes）CycloneEP1C3627,37678,422EP1C4924,512115,564EP1C61,167,216145,902EP1C122,326,528290,816EP1C203,559,608444,951Cyclone IIEP2C51,265,792152,998EP2C81,983,536247,974EP2C203,892,496486,562EP2C356,858,656857,332EP2C509,963,3921,245,424EP2C7014,319,2161,789,90213高級培訓2.1 主動串行配置主動串行配置方式主動串行配置方式(AS)是將是將配置數(shù)據(jù)配置數(shù)據(jù)事先存儲在串行配置事先存儲在串行配置器件器件EPCS中中,然后在系統(tǒng)上電時然后在系統(tǒng)上電時Cyclone及及Cyclone II FPGA通過通過串行接口串行接口讀取配置數(shù)據(jù)讀取配置數(shù)據(jù)（如果是壓縮數(shù)據(jù)，還會進行解壓縮處理）（如果是壓縮數(shù)據(jù)，還會進行解壓縮處理）對內部的對內部的SRAM單元進行配置單元進行配置。因為上述配置過程中。因為上述配置過程中FPGA控制控制配置接口，因此通常稱為主動配置方式。配置接口，因此通常稱為主動配置方式。14高級培訓nCEnSTATUSnCONFIGCONFIG_DONEDATA0DCLKnCSOASDOnCEOMSEL0MSEL1Cylone(Cyclone II)FPGAnCSDATAASDIDCLKEPCS串行配置器件10k10k10kVCCVCCVCCN.C.12345678910AS接口10kVCClow or high說明：說明：1.因為FPGA上的nSTATUS、CONFIG_DONE管腳都是開漏結構，所以都要接上拉電阻。FPGA的片選腳nCE必須接地。主動串行配置的電路原理圖15高級培訓Multi-Device AS ConfigurationsMultiple-device AS configurationnSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDVCCCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSELn.0DATA0Serial Configuration Device DATA DCLK nCS ASDIVCCVCCBuffersVCCVCCVCCMultiple-device PS configuration when both devices receive the same datanSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDCONF_DONEnSTATUSnCE nCEOnCONFIGDCLK MSELn.0DATA0Serial Configuration Device DATA DCLK nCS ASDIBuffersGNDMultiple-device AS configuration,same data16高級培訓 串行時鐘(DCLK)在配置結束后內部振蕩器關閉。下表列出了DCLK的輸出頻率。對于Cyclone II FPGA，通過MSEL可以選擇時鐘為20MHz或40MHz。配置的時間配置的時間與配置文件大小以及與配置文件大小以及DCLK的頻率有關，關于的頻率有關，關于AS方式配置時間的估算請見下一小節(jié)。方式配置時間的估算請見下一小節(jié)。器件最小典型最大單位Cyclone141720MHzCyclone II10132020264017高級培訓 用戶可以在QuartusII軟件中選擇，用哪一個時鐘來進行FPGA寄存器和用戶I/O口的初始化、以及是否在配置出錯后重新開始配置等內容。如下圖所示的彈出窗口：功能復用引腳設置18高級培訓2.2 主動串行配置(AS)的配置時間估算主動串行配置時間主動串行配置時間為串行配置器件數(shù)據(jù)傳送到為串行配置器件數(shù)據(jù)傳送到FPGA的時間，的時間，這取決于這取決于DCLK的頻率的頻率以及以及配置文件的大小配置文件的大小。以以Cyclone EP1C6器件為例，非壓縮的器件為例，非壓縮的.rbf格式配置文件格式配置文件的大小為的大小為1167216位、位、DCLK最低頻率為最低頻率為14MHz(71ns)，則最大配置時間為：則最大配置時間為：1167216*71ns82872336ns83ms當當DCLK的典型頻率為的典型頻率為17MHz(59ns)時，配置時間為：時，配置時間為：1167216*59ns=68865744ns 69ms19高級培訓如果允許配置如果允許配置數(shù)據(jù)壓縮數(shù)據(jù)壓縮，由于配置時要對數(shù)據(jù)進行解壓縮，由于配置時要對數(shù)據(jù)進行解壓縮，需要增加配置時間，一般要需要增加配置時間，一般要增加增加50的配置時間的配置時間，即，即EP1C6器器件在采用壓縮數(shù)據(jù)進行配置時需要約件在采用壓縮數(shù)據(jù)進行配置時需要約103.5ms的時間。的時間。此外，在配置完成后緊接著的此外，在配置完成后緊接著的FPGA寄存器和用戶寄存器和用戶I/O口初口初始化也需要消耗一定的時間始化也需要消耗一定的時間（Cyclone為為136個時鐘周期，個時鐘周期，Cyclone II為為299個時鐘周期），當不采用個時鐘周期），當不采用CLKUSR管腳時管腳時鐘，而使用鐘，而使用FPGA內部內部10MHz時鐘時，時鐘時，Cyclone EP1C6消耗消耗13.6us的初始化時間。的初始化時間。20高級培訓2.3 JTAG配置通過通過JTAG接口接口，利用，利用Quartus II軟件軟件可以可以直接直接對對FPGA進行單獨的硬件重進行單獨的硬件重新配置。新配置。Quartus II軟件在編譯時會自動生成用于軟件在編譯時會自動生成用于JTAG配置的配置的.sof文件。文件。如果同時使用如果同時使用AS方式和方式和JTAG方式來配置方式來配置FPGA，JTAG配置方式擁有最高配置方式擁有最高的優(yōu)先級的優(yōu)先級，此時此時AS方式將停止，而執(zhí)行方式將停止，而執(zhí)行JTAG方式配置。方式配置。JTAG配置的電路原理圖12345678910JTAG接口10k10kR1R2DATA0nCONFIGnCEMSEL0MSEL1DCLKCONF_DONEnSTATUSTCKTMSTDOTDICyclone(Cyclone II)FPGAVCCVIO(3)N.C.N.C.VCCVCCVCCVCC(1)(2)(2)(2)(2)(2)R3Cyclone:R1-R3 10KCyclone II:R1-R3 1K21高級培訓Pin 1Download Cable 10-Pin Male Header(JTAG Mode)nSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOnSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOVCCVCCVCCVCCVCCVCCVIOJTAG Configuration of Multiple Devices22高級培訓管腳描述功 能TDI測試數(shù)據(jù)輸入指令、測試以及編程數(shù)據(jù)的串行輸入。數(shù)據(jù)在TCK的上升沿移入。如果電路板上的JTAG不需要，可以將該管腳連接到VCC。TDO測試數(shù)據(jù)輸出指令、測試以及編程數(shù)據(jù)的串行輸出。數(shù)據(jù)在TCK的下降沿移出。在沒有數(shù)據(jù)移出時，該管腳是高阻態(tài)。如果電路板上的JTAG不需要，可以不連接該管腳。TMS測試模式選擇控制信號輸入管腳，控制信號決定測試訪問端口控制狀態(tài)的轉換。狀態(tài)的轉換出現(xiàn)在TCK的上升沿。因此，TMS必須在TCK上升沿之前建立。如果電路板上的JTAG不需要，可以將該管腳連接到VCC。TCK測試時鐘輸入邊界掃描測試(BST)電路的時鐘輸入。一些操作發(fā)生在其上升沿，一些發(fā)生在下降沿。如果電路板上的JTAG不需要，可以將該管腳連接到GND。利用Quartus II軟件和USB Blaster、ByteBlaster II等下載電纜可下載配置數(shù)據(jù)到FPGA。Quartus II軟件可以驗證JTAG配置是否成功。JTAG配置通過下載電纜使用配置通過下載電纜使用SOF、Jam或者或者JBC文件直接對文件直接對FPGA進行配置，這種進行配置，這種配置方式只能用于調試階段，因為，掉電后配置方式只能用于調試階段，因為，掉電后FPGA中的配置數(shù)據(jù)將丟失。中的配置數(shù)據(jù)將丟失。JTAG各引腳功能描述各引腳功能描述23高級培訓Altera FPGA的配置芯片可以分為3類：1.增強型配置器件增強型配置器件：EPC16、EPC8、EPC4；2.主動串行配置器件主動串行配置器件：EPCS64、EPCS16、EPCS4和和EPCS1；3.普通配置器件普通配置器件：EPC2、EPC1、EPC1441。3.配置芯片各配置芯片的屬性如下表所示：24高級培訓EPC Devices Capacities and FeaturesDeviceMemory Size(bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage(V)EPC1616,777,216YesYesNoYes3.3EPC88,388,608YesYesNoYes3.3EPC44,194,304YesYesNoYes3.3EPC21,695,680NoYesYesYes5.0 or 3.3EPC11,046,496NoNoYesNo5.0 or 3.3EPC1441440,800NoNoNoNo5.0 or 3.3FPGAEPCCCFM25高級培訓EPCS Devices Capacities and FeaturesDeviceMemory Size(bits)On-Chip Decompression SupportedISP SupportCascading SupportReprogrammableOperating Voltage(V)EPCS128134,217,728NoYesNoYes3.3EPCS6467,108,864NoYesNoYes3.3EPCS1616,777,216NoYesNoYes3.3EPCS44,194,304NoYesNoYes3.3EPCS11,048,576NoYesNoYes3.3FPGAEPCSCCFM26高級培訓or=Choosing a Configuration Device(1/2)27高級培訓EP3C25EPC16CCFMEP1AGX35CEP3C25EPCS16CCFMEP1AGX35CChoosing a Configuration Device(2/2)28高級培訓4.配置的軟件設置在Quartus II軟件中，可以設置配置方式和配置芯片。配置選項卡29高級培訓配置方式配置方式(AS、PS)選擇選擇配置模式配置模式(本地或遠程本地或遠程)選擇選擇配置器件配置器件(EPCS系列、系列、EPC系列系列)壓縮壓縮配置選項卡30高級培訓【General】選項卡，用于配置的通用選項。選項卡，用于配置的通用選項。31高級培訓5.配置文件的壓縮Quartus II 為為Cyclone、Cyclone II以及以及StratixII提供了提供了配置數(shù)據(jù)可壓縮特性配置數(shù)據(jù)可壓縮特性，用戶可以為，用戶可以為FPGA選擇容量較小的選擇容量較小的EPCS器件，以節(jié)省成本。器件，以節(jié)省成本。ALTERA給出對配置數(shù)據(jù)的壓縮率可達到給出對配置數(shù)據(jù)的壓縮率可達到35到到60%。當在當在Quartus II軟件中使能壓縮特性時，軟件自動軟件中使能壓縮特性時，軟件自動采用壓縮配置數(shù)據(jù)來生成采用壓縮配置數(shù)據(jù)來生成POF配置文件配置文件。通過壓縮后的。通過壓縮后的配置文件減小了對配置器件或配置文件減小了對配置器件或Flash的存儲空間需求。的存儲空間需求。32高級培訓有兩種方法來使用壓縮特性：1.在用戶設計編譯前，可在編譯設置菜單中來選擇壓縮特性；在用戶設計編譯前，可在編譯設置菜單中來選擇壓縮特性；2.在用戶設計編譯后，可利用在用戶設計編譯后，可利用File菜單中的文件轉換器菜單中的文件轉換器Convet Programming Files進行壓縮。進行壓縮。通過文件轉換可利用SOF文件生成各種格式的壓縮文件。方法一：編譯前選擇壓縮特性方法二：用文件轉換器進行壓縮33高級培訓6.配置可靠性及電路設計注意事項6.1 配置的可靠性Altera的的FPGA結構中設計了一些保護電路來減小結構中設計了一些保護電路來減小電源上電和數(shù)據(jù)噪聲的影響，使基于電源上電和數(shù)據(jù)噪聲的影響，使基于SRAM工藝的工藝的FPGA可靠性大大提高。為了提高可靠性主要采取了以可靠性大大提高。為了提高可靠性主要采取了以下幾個方面：下幾個方面：1在配置過程中，采用在配置過程中，采用CRC電路對輸入到電路對輸入到FPGA中的每一幀配中的每一幀配置數(shù)據(jù)進行校驗，確保配置數(shù)據(jù)的正確性；置數(shù)據(jù)進行校驗，確保配置數(shù)據(jù)的正確性；2Altera FPGA提供了保護電路，要求在系統(tǒng)掉電后重新配提供了保護電路，要求在系統(tǒng)掉電后重新配置，以保證置，以保證FPGA在系統(tǒng)掉電時的高可靠性。在系統(tǒng)掉電時的高可靠性。34高級培訓6.2 電路設計注意事項在配置電路設計時，通常應該注意下面幾點：1在設計DCLK和TCK時，要將其當作高速的時鐘信號來處理；2在有多片F(xiàn)PGA配置鏈中，一般建議將各片F(xiàn)PGA的DCLK、DATA0(DATA7.0、nCONFIG、nSTATUS、和CONF_DONE信號連在一起。這樣可以確保各FPGA配置同時開始和結束；3確保FPGA配置管腳的電平和配置器件的電平兼容；4確保所有配置管腳按照FPGA的數(shù)據(jù)手冊進行連接。35高級培訓7.下載配置文件到FPGA要使用JTAG下載配置數(shù)據(jù)到FPGA，首先要生成可用于J TA G 下 載 的 配 置 數(shù) 據(jù) 文 件，這 些 配 置 數(shù) 據(jù) 文 件 包括：.sof、.Jam以及.JBC。一般來說，JTAG方式利用SOF文件即可，JAM和JBC可以不用。利用JATG接口下載配置數(shù)據(jù)到FPGA的過程，如下：36高級培訓JTAG下載配置數(shù)據(jù)過程37高級培訓JTAG下載配置數(shù)據(jù)過程38高級培訓8.下載配置文件到下載配置文件到EPCSEPCS利用利用ByteBlasterII(或或USB_Blaster)、AS接接口、口、.pof配置文件以及配置文件以及QuartusII的的Programmer可直接對可直接對EPCS進行編程，這種方式速度快，但需要專門的進行編程，這種方式速度快，但需要專門的AS接口。下接口。下載過程如下：載過程如下：編譯前指定編譯前指定AS方式和方式和EPCS類型類型39高級培訓EPCS的AS編程40高級培訓41高級培訓