數(shù)字電路基礎(chǔ)課件-數(shù)字教案(第8章).ppt

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第八章 可編程邏輯器件,第八章 可編程邏輯器件 （PLD, Programmable Logic Device）,8.1 概述 一、PLD的基本特點 1. 數(shù)字集成電路從功能上有分為通用型、專用型兩大類 2. PLD的特點：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的,數(shù)字 系統(tǒng),二、PLD的發(fā)展和分類 PROM是最早的PLD PAL 可編程邏輯陣列 FPLA 現(xiàn)場可編程陣列邏輯 GAL 通用陣列邏輯 EPLD 可擦除的可編程邏輯器件 FPGA 現(xiàn)場可編程門陣列 ISP-PLD 在系統(tǒng)可編程的PLD,三、LSI中用的邏輯圖符號,EPROM：與陣列固定，或陣列可編程,8.2 現(xiàn)場可編程邏輯陣列 FPLA,組合電路和時序電路結(jié)構(gòu)的通用形式,A0An-1,W0 W(2n-1),D0 Dm,8.2 FPLA,組合電路和時序電路結(jié)構(gòu)的通用形式,8.3 PAL（Programmable Array Logic） 8.3.1 PAL的基本電路結(jié)構(gòu) 一、基本結(jié)構(gòu)形式 可編程“與”陣列+固定“或”陣列+輸出電路 最簡單的形式為： 二、編程單元 出廠時， 所有的交叉點均有熔絲,8.3.2 PAL的輸出電路結(jié)構(gòu)和反饋形式,一. 專用輸出結(jié)構(gòu),用途：產(chǎn)生組合邏輯電路,二. 可編程輸入/輸出結(jié)構(gòu),用途：組合邏輯電路， 有三態(tài)控制可實現(xiàn)總線連接 可將輸出作輸入用,三. 寄存器輸出結(jié)構(gòu),用途：產(chǎn)生時序邏輯電路,四. 異或輸出結(jié)構(gòu),時序邏輯電路 還可便于對“與-或”輸出求反,五. 運算反饋結(jié)構(gòu),時序邏輯電路 可產(chǎn)生A、B的十六種算術(shù)、邏輯運算,8.4 通用邏輯陣列 GAL,8.4.1 電路結(jié)構(gòu)形式 可編程“與”陣列 + 固定“或”陣列 + 可編程輸出電路 OLMC,編程單元 采用E2CMOS 可改寫,GAL16V8,8.4.2 OLMC,數(shù)據(jù)選擇器,8.4.3 GAL的輸入和輸出特性,GAL是一種較為理想的高輸入阻抗器件,8.5 可擦除的可編程邏輯陣列EPLD,一、結(jié)構(gòu)特點 相當于 “與-或”陣列（PAL） + OLMC 二、采用EPROM工藝 集成度提高,8.7 現(xiàn)場可編程門陣列FPGA,一、基本結(jié)構(gòu),1. IOB 2. CLB 3. 互連資源 4. SRAM,1. IOB,可以設(shè)置為輸入/輸出； 輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）,2. CLB,本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時序電路 將許多CLB組合起來，可形成大系統(tǒng),3. 互連資源,4. SRAM分布式 每一位觸發(fā)器控制一個編程點,二、編程數(shù)據(jù)的裝載,數(shù)據(jù)可先放在EPROM或PC機中 通電后，自行啟動FPGA內(nèi)部的一個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中 “裝載”結(jié)束后，進入編程設(shè)定的工作狀態(tài),！每次停電后，SRAM中數(shù)據(jù)消失 下次工作仍需重新裝載,8.8 在系統(tǒng)可編程通用數(shù)字開關(guān)（ispGDS）,8.9 PLD的編程,以上各種PLD均需離線進行編程操作，使用開發(fā)系統(tǒng) 一、開發(fā)系統(tǒng) 硬件：計算機+編程器 軟件：開發(fā)環(huán)境（軟件平臺） VHDL, Verilog 真值表，方程式，電路邏輯圖（Schematic） 狀態(tài)轉(zhuǎn)換圖（ FSM）,二、步驟 抽象（系統(tǒng)設(shè)計采用Top-Down的設(shè)計方法） 選定PLD 選定開發(fā)系統(tǒng) 編寫源程序（或輸入文件） 調(diào)試，運行仿真，產(chǎn)生下載文件 下載 測試,isp器件的編程接口（Lattice）,開發(fā) 環(huán)境,使用ispPLD的優(yōu)點： *不再需要專用編程器 *為硬件的軟件化提供可能 *為實現(xiàn)硬件的遠程構(gòu)建提供可能,