基于FPGA的數(shù)字調(diào)制解調(diào)器設(shè)計(jì)畢業(yè)設(shè)計(jì)

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1、基于 FPGA 的數(shù)字調(diào)制解調(diào)器設(shè)計(jì)基于 FPGA 的數(shù)字調(diào)制解調(diào)器設(shè)計(jì)摘要摘要本設(shè)計(jì)使用 FPGA 在 EDA 技術(shù)開(kāi)發(fā)軟件 Quartus上實(shí)現(xiàn)以正弦信號(hào)為載波的三種調(diào)制信號(hào) ASK、FSK、PSK 的調(diào)制和解調(diào)。系統(tǒng)采用 ALTERA公司生產(chǎn)的 DE2 開(kāi)發(fā)板，Cyclone II EP2C35F672C6 型號(hào)的 FPGA 和 EPCS16系列的配置驅(qū)動(dòng)，使用 VHDL 硬件描述語(yǔ)言實(shí)現(xiàn)，系統(tǒng)時(shí)鐘為 50MHZ，經(jīng)四分頻產(chǎn)生一路時(shí)鐘信號(hào)經(jīng)過(guò) DDS 波形發(fā)生器形成 ASK，PSK 及 FSK 的一路載波，F(xiàn)SK 的另一路載波由系統(tǒng)時(shí)鐘經(jīng)八分頻后經(jīng)過(guò) DDS 波形發(fā)生器后產(chǎn)生。由于 AS

2、K 和 PSK 調(diào)制特性相近，載波都為一路信號(hào)。因此在設(shè)計(jì)時(shí)將 ASK 和 PSK 調(diào)制放在同一模塊里設(shè)計(jì)，用一個(gè)選擇鍵和兩個(gè)基帶信號(hào)控制端來(lái)控制。系統(tǒng)時(shí)鐘經(jīng)過(guò) 512 分頻后經(jīng)過(guò)隨機(jī)信號(hào)模塊產(chǎn)生一路周期為 15的偽隨機(jī)序列作為數(shù)字調(diào)制的基帶信號(hào)。在解調(diào)時(shí)，用非相干解調(diào)法解調(diào)ASK 和 PSK 信號(hào)，用過(guò)零檢測(cè)法解調(diào) FSK 信號(hào)。經(jīng)過(guò)功能仿真和驗(yàn)證后，測(cè)試輸出信號(hào)與基帶信號(hào)是否相符。關(guān)鍵詞：關(guān)鍵詞：FPGA, ASK, PSK, FSKDigital modulation and demodulation based on FPGAAbstractThis design uses FPGA

3、on EDA technology development platform Quartus to achieve the generation and the demodulation of three modulation signalASK,FSK,PSK as carrier through sinusoidal signals.The system uses the ALTERA companys DE2 development board,FPGA of Type Cyclone II EP2C35F672C6FPGA and driver configuration of EPC

4、S16 series.This system is realized in VHDL hardware description language,whose ASK,PSK and FSK carrier is generated when the four frequency produces a clock signal through the DDS waveform generator,and the system clock is 50MHZ.Because the characteristics of ASK and PSK modulation are similar to ea

5、ch other,which means their carrier are both one way signal,the modulation of ASK and PSK are put on the same model when designed,with a selection key and the two baseband signal control ends controlling.System clock generates pseudo random sequence baseband signals whose one road cycle is 15 as base

6、band signals through random signal model after the 512 frequency division.When in modulation,we use non coherent demodulation to demodulate ASK and PSK signal,and the zero crossing detection method for FSK signal demodulation.After the system is tested through the function simulation and verificatio

7、n,whether the output signal and the baseband signal are conformed to each other or not will be testedKey words: FPGA, ASK, PSK, FSK目錄目錄1 1 緒論緒論.1 11.1 課題背景與研究現(xiàn)狀 .11.1.1 數(shù)字調(diào)制解調(diào)背景知識(shí).11.1.2 FPGA 背景知識(shí).21.2 課題的主要研究工作 .41.3 本論文的結(jié)構(gòu) .42.EDA2.EDA 技術(shù)簡(jiǎn)介技術(shù)簡(jiǎn)介 .6 62.1 QUARTUS II 簡(jiǎn)介.62.1.1 Quartus II 的使用及主要設(shè)計(jì)流程.72

8、.1.2 Quartus II 的原理圖輸入設(shè)計(jì)流程.102.1.2 SignalTap II 邏輯分析儀的使用.112.2 VHDL 語(yǔ)言簡(jiǎn)介 .132.2.1 VHDL 的基本結(jié)構(gòu).142.2.2 VHDL 的基本語(yǔ)法.193.3.數(shù)字調(diào)制解調(diào)原理數(shù)字調(diào)制解調(diào)原理.21213.1 ASK 的調(diào)制與解調(diào) .213.1.1 ASK 調(diào)制原理.213.1.2 ASK 解調(diào)原理.233.2 PSK 的調(diào)制與解調(diào) .233.2.1 PSK 調(diào)制原理.233.2.2 PSK 解調(diào)原理.253.3 FSK 的調(diào)制與解調(diào) .263.3.1 FSK 調(diào)制原理.263.3.2 FSK 解調(diào)原理.274 4 硬

9、件模塊方案設(shè)計(jì)與實(shí)現(xiàn)硬件模塊方案設(shè)計(jì)與實(shí)現(xiàn) .30304.1 DDS（直接數(shù)字式頻率合成器） .304.1.1 DDS 原理.304.1.2 硬件模塊設(shè)計(jì)圖.314.1.3 頻率控制模塊 .324.1.4 波形選擇模塊 .324.1.5 波形存儲(chǔ)模塊 .334.1.6 頂層實(shí)體模塊 .344.1.7 程序及仿真結(jié)果分析 .354.2 M序列發(fā)生器.364.2.1 m 序列原理.364.2.2 m 序列發(fā)生器設(shè)計(jì).384.2.3 m 序列產(chǎn)生模塊.414.2.4 m 序列仿真結(jié)果分析.414.3 分頻器設(shè)計(jì) .434.4 ASK/PSK 調(diào)制與解調(diào) .434.4.1 ASK/PSK 調(diào)制方案.4

10、34.4.2 ASK/PSK 調(diào)制模塊.444.4.3 ASK/PSK 調(diào)制仿真結(jié)果分析.454.4.4 ASK/PSK 解調(diào)方案.464.4.5 ASK/PSK 解調(diào)模塊.474.4.6 ASK/PSK 解調(diào)仿真結(jié)果分析.484.5 FSK 調(diào)制與解調(diào) .494.5.1 FSK 調(diào)制方案.494.5.2 FSK 調(diào)制模塊.504.5.3 FSK 仿真結(jié)果分析.504.5.4 FSK 解調(diào)方案.514.5.5 FSK 解調(diào)模塊.524.5.6 FSK 解調(diào)仿真結(jié)果分析.525 5 系統(tǒng)調(diào)試系統(tǒng)調(diào)試.54545.1 系統(tǒng)電路圖 .545.2 系統(tǒng)仿真結(jié)果 .54結(jié)論結(jié)論.5757致謝致謝.585

11、8參考文獻(xiàn)參考文獻(xiàn).5959附錄：源代碼附錄：源代碼.4646外文資料翻譯外文資料翻譯( (附原文附原文) ).666611 緒論1.1 課題背景與研究現(xiàn)狀 1.1.1 數(shù)字調(diào)制解調(diào)背景知識(shí)如今社會(huì)通信技術(shù)的發(fā)展速度可謂日新月異，計(jì)算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨(dú)特的地位，計(jì)算機(jī)在當(dāng)今社會(huì)的眾多領(lǐng)域里不僅為各種信息處理設(shè)備所使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。隨著人類經(jīng)濟(jì)和文化的發(fā)展，人們對(duì)通信技術(shù)性能的需求也越來(lái)越迫切，從而又推動(dòng)了通信科學(xué)的發(fā)展。在通信理論上，先后形成了“過(guò)濾和預(yù)測(cè)理論” 、 “香濃信息論” ， “糾錯(cuò)編碼理論” ， “信源統(tǒng)計(jì)特性理論” ， “調(diào)制理論

12、”等。通信作為社會(huì)的基本設(shè)施和必要條件，引起的世界各國(guó)的廣泛關(guān)注，通信的目的就是從一方向另一方傳送信息，給對(duì)方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號(hào)才能便于遠(yuǎn)距離快速傳輸和進(jìn)行各種處理。雖然基帶信號(hào)可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號(hào)而設(shè)計(jì)的，基帶數(shù)字信號(hào)不能直接進(jìn)入這樣的通信網(wǎng)。基帶信號(hào)一般都包含有較低的頻率，甚至是直流的分量，很難通過(guò)有限尺寸的天線得到有效輻射，因而無(wú)法利用無(wú)線信道來(lái)直接傳播。對(duì)于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會(huì)受到很大限制。因此，為了使基帶信號(hào)能

13、利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號(hào)經(jīng)過(guò)一種變換得到另一種新信號(hào)，2這種變換就是調(diào)制。實(shí)際中一般選正弦信號(hào)為載波信號(hào)。代表所傳信息的原始信號(hào)，是調(diào)制載波的信號(hào)。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來(lái)越重要的作用，主要是因?yàn)閿?shù)字通信有以下優(yōu)點(diǎn): 數(shù)字信號(hào)便于存儲(chǔ)、處理 、抗干擾能力強(qiáng)； 數(shù)字信號(hào)便于交換和傳輸； 可靠性高，傳輸過(guò)程中的差錯(cuò)可以設(shè)法控制； 數(shù)字信號(hào)易于加密且保密性強(qiáng)； 通用性和靈活性好。經(jīng)過(guò)調(diào)制后，各路信號(hào)可已搬移到更高不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾。基于這種目的，信號(hào)經(jīng)調(diào)制后再傳輸?shù)姆绞接址Q為頻帶傳輸。二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號(hào)由“0”和“1”代表的數(shù)字信

14、號(hào)脈沖序列組成。因此，數(shù)字調(diào)制信號(hào)也成為鍵控信號(hào)。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ASK） 、頻移鍵控（FSK） 、相移鍵控（PSK） 。數(shù)字調(diào)制產(chǎn)生模擬信號(hào)，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對(duì)應(yīng)的，這種信號(hào)適宜于在帶通型的模擬信道上傳輸。雖然三種調(diào)制解調(diào)的原理比較簡(jiǎn)單，但作為數(shù)字通信原理的入門學(xué)，理解 ASK，PSK，F(xiàn)SK 后可以容易理解其他更復(fù)雜的調(diào)制系統(tǒng)，為以后的進(jìn)一步發(fā)展打下基礎(chǔ)。1.1.2 FPGA 背景知識(shí)現(xiàn)場(chǎng)可編程門陣列（FPGA）是在專用ASIC的基礎(chǔ)上發(fā)展出來(lái)的，它克服了專用ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的

15、靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)3電路的修改和維護(hù)很方便。隨著VLSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管，F(xiàn)PGA/CPLD芯片的規(guī)模也越來(lái)越大，目前，F(xiàn)PGA的容量已經(jīng)跨過(guò)了百萬(wàn)門級(jí)，使得FPGA 成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一。和其他通用 DSP相比，F(xiàn)PGA在處理方式上和設(shè)計(jì)編程上有很大的區(qū)別，它更強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線處理并且有更強(qiáng)的靈活性和可編程型，所以FPGA在定點(diǎn)數(shù)據(jù)處理方面有很大的優(yōu)勢(shì)。FPGA/CPLD可容納上百萬(wàn)個(gè)晶體管，芯片的規(guī)模也越來(lái)越大。為了滿足設(shè)計(jì)需求，以可編程門

16、陣列FPGA為代表的器件得到了廣泛的應(yīng)用，器件的集成度和運(yùn)行速度都在高速增長(zhǎng)?；贔PGA的數(shù)字調(diào)制解調(diào)器與模擬電路調(diào)制解調(diào)器相比，具有功耗低、結(jié)構(gòu)簡(jiǎn)單、性能優(yōu)越等特點(diǎn)，故在實(shí)際工程中得到了廣泛的應(yīng)用。針對(duì)傳統(tǒng)用硬件實(shí)現(xiàn)數(shù)字調(diào)制解調(diào)的方法,特別是相干解調(diào)需要提取載波，設(shè)備相對(duì)復(fù)雜、成本較高的特點(diǎn),研究了基于FPGA芯片的調(diào)制解調(diào)系統(tǒng)，即通過(guò)Quartus II軟件，采用VHDL硬件描述語(yǔ)言，利用DE2開(kāi)發(fā)板設(shè)計(jì)并實(shí)現(xiàn)ASK，F(xiàn)SK，PSK的調(diào)制解調(diào)器。由于FPGA的調(diào)制解調(diào)技術(shù)在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。本設(shè)計(jì)用到的是 Altera 公司的 FPGA 器件 E

17、P2C35F672C6，該器件隸屬于Cyclone II 系列，具有更大的容量和極低的單位邏輯單元成本。從結(jié)構(gòu)上看，該器件具有多達(dá) 150 個(gè)嵌入 1818 乘法器，適合于實(shí)現(xiàn)低成本數(shù)字信號(hào)處理（DSP）應(yīng)用；它包含每塊具有 4608 bit 的 M4K 存儲(chǔ)塊，提供高達(dá) 1.1Mbit的片內(nèi)存儲(chǔ)器，支持多種配置；它能以 688 Mbps 的速率同 DDR、DDR II 和SDR SDRAM 器件及 QDRII SRAM 器件相連接，并支持多種單端和差分 I/ O 標(biāo)準(zhǔn)；支持 Nios II 系列嵌入式處理器，具有低成本和完整的軟件開(kāi)發(fā)工具。4Altera 也為 Cylcone II 器件客戶

18、提供了 40 多個(gè)可定制 IP 核，Altera和 Altera Megafunction 伙伴計(jì)劃(AMPPSM)合作者提供的不同的 IP 核是專為Cyclone II 架構(gòu)優(yōu)化的，包括：Nios II 嵌入式處理器；DDR SDRAM 控制器；FFT/IFFT；PCI 編譯器；FIR 編譯器；NCO 編譯器；POS-PHY 編譯器；Reed Solomon 編譯器；Viterbi 編譯器等。1.2 課題的主要研究工作課題主要研究二進(jìn)制 ASK，PSK，F(xiàn)SK 調(diào)制解調(diào)系統(tǒng)的實(shí)現(xiàn)，完成對(duì)數(shù)字信號(hào)的調(diào)制與解調(diào)，在簡(jiǎn)化系統(tǒng)的前提下，根據(jù)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖，根據(jù) VHDL 語(yǔ)言

19、的特點(diǎn)，對(duì) VHDL 建模并進(jìn)行具體語(yǔ)言設(shè)計(jì)，讓系統(tǒng)的解調(diào)結(jié)果準(zhǔn)確，進(jìn)行波形仿真與調(diào)試,完成調(diào)制解調(diào)任務(wù)。本系統(tǒng)設(shè)計(jì)的重點(diǎn)在于作為載波的正弦波，由正弦信號(hào)發(fā)生其產(chǎn)生，在一個(gè)周期內(nèi)完成 256 次采樣。另外，三種數(shù)字信號(hào)的解調(diào)方法也不完全相同。由于利用相干解調(diào)方法需要本地載波參與解調(diào)，會(huì)使系統(tǒng)復(fù)雜且準(zhǔn)確度降低，因此采用非相干解調(diào)，以正確解調(diào)出基帶信號(hào)。1.3 本論文的結(jié)構(gòu)第一章闡述了數(shù)字調(diào)制解調(diào)的背景知識(shí)和現(xiàn)狀，以及 FPGA 的基本概念。第二章介紹了 EDA 以及開(kāi)發(fā) FPGA 的軟件的基本知識(shí)和主要使用方法，并介紹了 VHDL 語(yǔ)言的設(shè)計(jì)流程和基本語(yǔ)法。第三章分析了 ASK，PSK，F(xiàn)SK

20、的調(diào)制解調(diào)原理理論分析。5第四章結(jié)合硬件平臺(tái)進(jìn)行方案選擇，設(shè)計(jì)數(shù)字調(diào)制解調(diào)系統(tǒng)，包括程序的編寫及硬件模塊設(shè)計(jì)，以及仿真結(jié)果。第五章給出了調(diào)制解調(diào)器調(diào)制解調(diào)信號(hào)的測(cè)試結(jié)果和程序仿真結(jié)果。第六章為本論文的結(jié)束語(yǔ)。62.EDA 技術(shù)簡(jiǎn)介EDA 是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20 世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 、計(jì)算機(jī)輔助制造（CAM） 、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的,EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（Hardware Descrip

21、tion Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC（Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來(lái)，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：(1) 用軟件的方式設(shè)計(jì)硬件；(2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的；(

22、3) 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；(4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；(5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。2.1 Quartus II 簡(jiǎn)介Quartus II 是 Altera 公司繼 MAXPLUS II 后，所提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，主要針對(duì)本公司新器件和大規(guī)模 FPGA 的開(kāi)發(fā)。Quartus II 提供一個(gè)容易適應(yīng)特定設(shè)計(jì)所需要的完整的多平臺(tái)設(shè)計(jì)環(huán)境。它不僅包括7FPGA/CPLD 設(shè)計(jì)所有階段的解決方案，而且也提供可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境。Quartus II 除了保留有

23、 MAXPLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、NativeLink、仿真工具M(jìn)odelSim 等。設(shè)計(jì)者可以通過(guò)傳統(tǒng)原理圖輸入法（GDF）或硬件描述語(yǔ)言（VHDL）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過(guò)軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在 PCB 完成后還可以利用 CPLD 的在線修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA 工具。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用的比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。這種方法的優(yōu)點(diǎn)是直觀、

24、便于理解、元器件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog。他們的共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向 ASIC 的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，繪制出激勵(lì)波形與輸出波形，EDA 軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者

25、只需要畫出狀態(tài)轉(zhuǎn)移圖，EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。82.1.1 Quartus II 的使用及主要設(shè)計(jì)流程Quartus II 可以使設(shè)計(jì)者完成設(shè)計(jì)輸入、分析與綜合、仿真、布局布線、時(shí)序分析及編程下載等工作。Quartus支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、Verilog HDL 和 AHDL 的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。Quartus與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與SOPC Builder 結(jié)合，可實(shí)現(xiàn) S

26、OPC 系統(tǒng)開(kāi)發(fā)。 Quartus II 的設(shè)計(jì)流程與過(guò)去傳統(tǒng)意義的電子設(shè)計(jì)大不相同。尤其表現(xiàn)在：傳統(tǒng)設(shè)計(jì)是自底向上的設(shè)計(jì)，合格產(chǎn)品的設(shè)計(jì)總要反復(fù)多次試驗(yàn)，次數(shù)主要取決于經(jīng)驗(yàn)而且必須制成成品才能進(jìn)行儀器測(cè)量。而 Quartus II 采用的是自頂向下的設(shè)計(jì)，縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。圖 2.1 顯示了使用 Quartus II 進(jìn)行設(shè)計(jì)的各主要環(huán)節(jié)。 圖 2.1 Quartus II 主要設(shè)計(jì)環(huán)節(jié)9這幾個(gè)環(huán)節(jié)分別介紹如下： （1）設(shè)計(jì)輸入：設(shè)計(jì)輸入包括圖形輸入和硬件描述語(yǔ)言（HDL）文本輸入兩大類型。本次實(shí)驗(yàn)中

27、主要用到其中的原理圖輸入和 VHDL 輸入兩種方式。HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的常用形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與Verilog HDL 兩種形式外，還有各自 FPGA 廠家推出的專用語(yǔ)言，如 Quartus II 下的 AHDL。HDL 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯等方面具有圖形化強(qiáng)、功能明確等特點(diǎn)。Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的輸入編輯環(huán)境中調(diào)用不同輸入設(shè)計(jì)方式完成的模塊，從而完成混合輸入設(shè)計(jì)以發(fā)揮二者各自特色。（2）分析與綜合：在完成設(shè)計(jì)輸入之后，即可對(duì)其進(jìn)行分析與綜合。其中先進(jìn)行語(yǔ)法

28、的分析與校正，然后依據(jù)邏輯設(shè)計(jì)的描述和各種約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。最終獲得門級(jí)電路甚至更底層的電路網(wǎng)表描述文件。因此，綜合就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換成低級(jí)的，可與 FPGA/CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序，既可以使用 Quartus II 中的綜合器來(lái)分析設(shè)計(jì)文件和建立工程數(shù)據(jù)庫(kù)，也可使用其他 EDA 綜合工具綜合設(shè)計(jì)文件，然后產(chǎn)生與 Quartus II 軟件配合使用的網(wǎng)表文件。（3）仿真：仿真包括功能仿真和時(shí)序仿真。進(jìn)行功能仿真，即直接對(duì) VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序

29、信息，不涉及具體器件的硬件特性。而時(shí)序仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真精度高。Quartus II 可以通過(guò)10建立和編輯波形文件，來(lái)執(zhí)行仿真波形的模擬分析。（4）布局布線： 若功能仿真結(jié)果滿足邏輯設(shè)計(jì)，則可執(zhí)行布局布線。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。它將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布線和時(shí)序，并選擇相應(yīng)的互連路徑和引腳分配。 （5）時(shí)序分析 Quartus II中的時(shí)序分析功能可以分析設(shè)計(jì)中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足

30、設(shè)計(jì)中的時(shí)序分析要求。還可以進(jìn)行最少的時(shí)序分析，報(bào)告最佳情況時(shí)序結(jié)果，驗(yàn)證驅(qū)動(dòng)芯片外信號(hào)的時(shí)鐘至管腳延時(shí)。 （6）引腳鎖定及下載 為了對(duì)設(shè)計(jì)工程進(jìn)行硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在芯片確定的引腳上。最后是將下載或配置文件通過(guò)編程電纜向 FPGA 或 CPLD 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。2.1.2 Quartus II 的原理圖輸入設(shè)計(jì)流程應(yīng)用數(shù)字邏輯電路的基本知識(shí)，使用 Quartus II 原理圖輸入法可以非常方便地進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)，應(yīng)用 Quartus II 原理圖輸入法，還可以把原有的使用中小規(guī)模的通用數(shù)字集成電路設(shè)計(jì)的數(shù)字系統(tǒng)移植到 FPGA 中。設(shè)計(jì)流程可以分為：（1）建

31、立工程文件夾，包括工程目錄、名稱和選擇合適器件。（2）編輯設(shè)計(jì)圖形文件，放置元件、連線、設(shè)定輸入輸出管教名稱。11（3）對(duì)圖形文件進(jìn)行編譯，檢查電路是否有誤。（4）時(shí)序仿真設(shè)計(jì)文件，得到方針波形驗(yàn)證設(shè)計(jì)結(jié)果。（5）編程下載設(shè)計(jì)文件，包括引腳鎖定和編程下載。2.1.2 SignalTap II 邏輯分析儀的使用伴隨著 EDA 工具的快速發(fā)展，一種新的調(diào)試工具 Quartus II 中的SignalTap II 滿足了 FPGA 開(kāi)發(fā)中硬件調(diào)試的要求，它具有無(wú)干擾、便于升級(jí)、使用簡(jiǎn)單、價(jià)格低廉等特點(diǎn)。SignalTap II 嵌入邏輯分析儀集成到Quartus II 設(shè)計(jì)軟件中，能夠捕獲和顯示可編

32、程單芯片系統(tǒng)（SOPC）設(shè)計(jì)中實(shí)時(shí)信號(hào)的狀態(tài)，這樣開(kāi)發(fā)者就可以在整個(gè)設(shè)計(jì)過(guò)程中以系統(tǒng)級(jí)的速度觀察硬件和軟件的交互作用。它支持多達(dá) 1024 個(gè)通道，采樣深度高達(dá) 128Kb，每個(gè)分析儀均有 10 級(jí)觸發(fā)輸入/輸出，從而增加了采樣的精度。SignalTap II為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的 SOPC 設(shè)計(jì)的實(shí)時(shí)可視性，能夠大大減少驗(yàn)證過(guò)程中所花費(fèi)的時(shí)間。目前 SignalTap II 邏輯分析儀支持的器件系列包括：APEXT II，APEX20KE，APEX20KC，APEX20K，Cyclone，Excalibur，Mercury，Stratix GX，Stratix。SignalTap II 嵌

33、入式邏輯分析器，提供了芯片測(cè)試的一個(gè)很好的途徑。通過(guò) SignalTap II 測(cè)試芯片無(wú)需外接專用儀器，它在器件內(nèi)部捕獲節(jié)點(diǎn)進(jìn)行分析和判斷系統(tǒng)故障。本文通過(guò)對(duì) Cyclone EP2C35F672C6 器件的實(shí)驗(yàn)證實(shí)該測(cè)試手段大大提高系統(tǒng)的調(diào)試能力，具有很好的效果。圖 2.2 是 SignalTap II 嵌入到 FPGA 的結(jié)構(gòu)圖： 12圖 2.2 將邏輯分析儀嵌入到 FPGA 中使用 SignalTap II 的一般流程是：設(shè)計(jì)人員在完成設(shè)計(jì)并編譯工程后，建立 SignalTap II (.stp)文件并加入工程、配置 STP 文件、編譯并下載設(shè)計(jì)到 FPGA、在 Quartus II

34、軟件中顯示被測(cè)信號(hào)的波形、在測(cè)試完畢后將該邏輯分析儀從項(xiàng)目中刪除。以下描述設(shè)置 SignalTap II 文件的基本流程：（1）設(shè)置采樣時(shí)鐘：采樣時(shí)鐘決定了顯示信號(hào)波形的分辨率，它的頻率要大于被測(cè)信號(hào)的最高頻率，否則無(wú)法正確反映被測(cè)信號(hào)波形的變化。SignalTap II 在時(shí)鐘上升沿將被測(cè)信號(hào)存儲(chǔ)到緩存。（2）設(shè)置被測(cè)信號(hào)：可以使用 Node Finder 中的 SignalTap II 濾波器查找所有預(yù)綜合和布局布線后的 SignalTap II 節(jié)點(diǎn)，添加要觀察的信號(hào)。邏輯分析器不可測(cè)試的信號(hào)包括：邏輯單元的進(jìn)位信號(hào)、PLL 的時(shí)鐘輸出、JTAG 引腳信號(hào)、LVDS（低壓差分）信號(hào)。（3

35、）配置采樣深度、確定 RAM 的大小。（4）設(shè)置 buffer acquisition mode：buffer acquisition mode 包括循環(huán)采樣存儲(chǔ)、連續(xù)存儲(chǔ)兩種模式。循環(huán)采樣存儲(chǔ)也就是分段存儲(chǔ)，將整個(gè)緩存分13成多個(gè)片段(segment)，每當(dāng)觸發(fā)條件滿足時(shí)就捕獲一段數(shù)據(jù)。該功能可以去掉無(wú)關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。（5）觸發(fā)級(jí)別：SignalTap II 支持多觸發(fā)級(jí)的觸發(fā)方式，最多可支持10級(jí)觸發(fā)。（6）觸發(fā)條件：可以設(shè)定復(fù)雜的觸發(fā)條件用來(lái)捕獲相應(yīng)的數(shù)據(jù)，以協(xié)助調(diào)試設(shè)計(jì)。當(dāng)觸發(fā)條件滿足時(shí)，在 signalTap 時(shí)鐘的上升沿采樣被測(cè)信號(hào)。完成 STP 設(shè)置后，將 S

36、TP 文件同原有的設(shè)計(jì)下載到 FPGA 中，在 Quartus II 中 SignalTap II 窗口下查看邏輯分析儀捕獲結(jié)果。SignalTap II 可將數(shù)據(jù)通過(guò)多余的 I/O 引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf 文件格式以供第三方仿真工具使用。2.2 VHDL 語(yǔ)言簡(jiǎn)介VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。1987 年底，IEEE 將 VHDL 替代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言，并被美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述

37、語(yǔ)言。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。14VHDL 語(yǔ)言的基本結(jié)構(gòu)：一個(gè)完整的 VHDL 語(yǔ)言程序通常包括實(shí)體聲明（Entity

38、Declaration） 、結(jié)構(gòu)體（Architecture Body） 、配置（Configuration） 、程序包（Package）和庫(kù)（Library）五個(gè)組成部分。其中實(shí)體和結(jié)構(gòu)體是不可缺少的。前 4 種分別是編譯的源設(shè)計(jì)單元。庫(kù)存放已編譯的實(shí)體，結(jié)構(gòu)體，配置和包；實(shí)體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來(lái)支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用。庫(kù)可由用戶生成或芯片制造商提供，以便共享。實(shí)體是描述系統(tǒng)的外部端口，實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部端口輸入、輸出特征；結(jié)構(gòu)體是描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，即用于描述設(shè)計(jì)系統(tǒng)的行

39、為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)內(nèi)部的結(jié)構(gòu)及其實(shí)現(xiàn)的功能。配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說(shuō)明，用于從庫(kù)中選取所需設(shè)計(jì)單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。程序包為屬性選項(xiàng)，用于把共享的定義放置其中，具體地說(shuō)主要用來(lái)存放各種設(shè)計(jì)的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。庫(kù)主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有 ASIC 芯片制造商提供相應(yīng)的庫(kù)，以便于設(shè)計(jì)中為大家所共享。2.2.1 VHDL 的基本結(jié)構(gòu) 一個(gè)VHDL設(shè)計(jì)由若干個(gè)VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 15

40、（1）程序包（Package）； （2) 庫(kù)（library）（3）實(shí)體（Entity）； （4）結(jié)構(gòu)體（Architecture）。 圖2.3 VHDL組成示意圖一個(gè)完整的VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。（1）程序包（Package） 程序包是用來(lái)單純羅列VHDL語(yǔ)言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語(yǔ)句、函數(shù)定義和過(guò)程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫(kù)結(jié)構(gòu)中的一個(gè)層次。要使用程序包時(shí)，可以用USE語(yǔ)句說(shuō)明。例如： USE IEEE.STD_LOGIC_1164.ALL； 該語(yǔ)句表示在VHDL程序中

41、要使用名為STD_LOGIC_1164的程序包中所有定義或說(shuō)明項(xiàng)。 一個(gè)程序包由兩大部分組成：包頭（Header）和包體（Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說(shuō)，程序包可以只由包頭構(gòu)成。一般包頭列出所有項(xiàng)的名稱，而在包體具體給出各項(xiàng)的細(xì)節(jié)。 （2）庫(kù)（Library） 庫(kù)是專門存放預(yù)先編譯好的程序包（package）的地方。在VHDL語(yǔ)言中，庫(kù)的說(shuō)明總是放在設(shè)計(jì)單元的最前面： LIBRARY 庫(kù)名； VHDL 設(shè)計(jì)VHDL 文件程序包（Packages）聲明在設(shè)計(jì)或?qū)嶓w中將要用到的常數(shù)，數(shù)據(jù)類型，元件及子程序等實(shí)體（Entities）聲明到其他實(shí)體及其他設(shè)計(jì)的接口，即定義本

42、設(shè)計(jì)輸入輸出端口結(jié)構(gòu)體（Architectures）定義了實(shí)體的實(shí)現(xiàn)，即電路的具體描述16這樣，在設(shè)計(jì)單元內(nèi)的語(yǔ)句就可以使用庫(kù)中的數(shù)據(jù)。由此可見(jiàn)，庫(kù)的好處就在于使設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)結(jié)果。在VHDL語(yǔ)言中可以存在多個(gè)不同的庫(kù)，但是庫(kù)和庫(kù)之間是獨(dú)立的，不能互相嵌套。實(shí)際中一個(gè)庫(kù)就對(duì)應(yīng)一個(gè)目錄，預(yù)編譯程序包的文件就放在此目錄中。用戶自建的庫(kù)即為設(shè)計(jì)文件所在目錄，庫(kù)名與目錄名的對(duì)應(yīng)關(guān)系可在編譯軟件中指定。庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的構(gòu)造體、配置為止。當(dāng)一個(gè)源程序中出現(xiàn)兩個(gè)以上的實(shí)體時(shí)，兩條作為使用庫(kù)的說(shuō)明語(yǔ)句應(yīng)在每個(gè)實(shí)體說(shuō)明語(yǔ)句前重復(fù)書(shū)寫。表2.1是IEEE兩個(gè)標(biāo)準(zhǔn)庫(kù)“

43、std”與“ieee”中所包含的程序包的簡(jiǎn)單解釋。 表2.1 STD與IEEE的程序包庫(kù)名程序包名包中預(yù)定義內(nèi)容stdstandardVHDL類型，如bit, bit_vectorieeestd_logic_1164定義std_ logic， std_ logic_ vector等ieeenumeric std 定義了一組基s td_logic_1164中定 義的類型上的算術(shù)運(yùn)算符，如“+”、“-”、SHL、SHR等ieeestd_ logic arith 定義有符號(hào)與無(wú)符 號(hào)類型，及基于這些類型上的算術(shù)運(yùn)算17ieeestd_ logic_ signed 定義了基于std_logic與 st

44、d_logic_vector 類型上的有符號(hào)的算術(shù)運(yùn)算ieeestd_ logic_ unsigned 定義了基于std_logic與std_logic_vector 類型上的無(wú)符號(hào)的算術(shù)運(yùn)算（3）實(shí)體（entity）實(shí)體是VHDL設(shè)計(jì)中最基本的模塊，VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān)。設(shè)計(jì)的最頂層是頂層實(shí)體。如果設(shè)計(jì)分層次，那么在頂層實(shí)體中將包含較低級(jí)別的實(shí)體。 實(shí)體中定義了該設(shè)計(jì)所需的輸入/輸出信號(hào)，信號(hào)的輸入/輸出類型被稱為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類型。 任何一個(gè)基本設(shè)計(jì)單元的實(shí)體說(shuō)明都具有如下的結(jié)構(gòu)： Entity is port （ 信號(hào)名，信號(hào)名：端口模式 端口類型；

45、信號(hào)名，信號(hào)名：端口模式 端口類型 ）； End ; 每個(gè)端口所定義的信號(hào)名在實(shí)體中必須是唯一的，說(shuō)明信號(hào)名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號(hào)的流向，端口類型決定端口所采用的數(shù)據(jù)類型。 端口模式（MODE）有以下幾種類型： 18IN 信號(hào)進(jìn)入實(shí)體但并不輸出； OUT 信號(hào)離開(kāi)實(shí)體但并不輸入；并且不會(huì)在內(nèi)部反饋使用；INOUT 信號(hào)是雙向的（既可以進(jìn)入實(shí)體，也可以離開(kāi)實(shí)體）；BUFFER 信號(hào)輸出到實(shí)體外部，但同時(shí)也在實(shí)體內(nèi)部反饋。 端口類型（TYPE）有以下幾種類型： Integer：可用作循環(huán)的指針或常數(shù)，通常不用于I/O信號(hào)； Bit：可取值“0”或“1”； std_ logi

46、c：工業(yè)標(biāo)準(zhǔn)的邏輯類型，取值“0”，“1”，“X” 和“Z” ； std_ logic_ vector：std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類型。 由此看出，實(shí)體（ENTITY）類似于原理圖中的符號(hào),它并不描述模塊的具體功能。實(shí)體的通信點(diǎn)是端口（PORT），它與模塊的輸入/輸出或器件的引腳相關(guān)聯(lián)。 （4）結(jié)構(gòu)體（architecture）結(jié)構(gòu)體是VHDL設(shè)計(jì)中最主要部分，它具體地指明了該基本設(shè)計(jì)單元的行為、元件及內(nèi)部的連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)單元具體的功能。結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描

47、述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語(yǔ)句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。 一個(gè)完整的、能被綜合實(shí)現(xiàn)的VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。192.2.2 VHDL 的基本語(yǔ)法 （1） VHDL語(yǔ)言的客體及其分類 在VHDL語(yǔ)言中凡是可以賦予一個(gè)值的對(duì)象就稱為客體（Object）?？腕w主要包括以下3種：信號(hào)、常數(shù)、變量（Signal、Constant、Variable）。在電子線路中，這3類客體通常都具有一定的物理含義。 常數(shù)（Co

48、nstant） 常數(shù)是一個(gè)固定的值。所謂常數(shù)說(shuō)明就是對(duì)某一常數(shù)名賦予一個(gè)固定的值。通常賦值在程序開(kāi)始前進(jìn)行，該值的數(shù)據(jù)類型則在說(shuō)明語(yǔ)句中指明。常數(shù)說(shuō)明的一般格式如下： Constant 常數(shù)名：數(shù)據(jù)類型:=表達(dá)式； 常量在定義時(shí)賦初值，賦值符號(hào)為“:=”。 變量（Variable） 變量只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過(guò)程語(yǔ)句中使用，它是一個(gè)局部量。在仿真過(guò)程中它不像信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量的賦值是立即生效的。變量說(shuō)明語(yǔ)句的格式如下： Variable 變量名：數(shù)據(jù)類型 約束條件:=表達(dá)式； 變量的賦值符號(hào)“:=”。 信號(hào)（Signal） 信號(hào)是電子線路內(nèi)部硬件連接的抽象。它除了

49、沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明外，其它性質(zhì)幾乎和“端口”一致。信號(hào)通常在構(gòu)造體、程序包和實(shí)體中說(shuō)明。信號(hào)說(shuō)明語(yǔ)句的格式如下： Signal 信號(hào)名：數(shù)據(jù)類型 約束條件=表達(dá)式； 20信號(hào)的賦值符號(hào)為“=”。 （2） VHDL的運(yùn)算符 在VHDL語(yǔ)言中共有4類運(yùn)算符，可以分別進(jìn)行邏輯運(yùn)算（Logical）、關(guān)系運(yùn)算（Relational）、算術(shù)運(yùn)算（Arithmetic）和并置運(yùn)算（Concatenation）。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類型相一致。另外，運(yùn)算符是有優(yōu)先級(jí)的，例如邏輯運(yùn)算符NOT，在所有的運(yùn)算符中優(yōu)先級(jí)最高。 （3） VHDL常用語(yǔ)句VHDL 常用語(yǔ)句分并行（Concurre

50、nt）語(yǔ)句和順序（Sequential）語(yǔ)句： 并行語(yǔ)句（Concurrent）:并行語(yǔ)句總是處于進(jìn)程（PROCESS）的外部。所有并行語(yǔ)句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無(wú)關(guān)。如when .else語(yǔ)句。 順序語(yǔ)句（Sequential）:順序語(yǔ)句總是處于進(jìn)程的內(nèi)部，并且從仿真的角度來(lái)看是順序執(zhí)行的。如if-then-else語(yǔ)句213.數(shù)字調(diào)制解調(diào)原理3.1 ASK 的調(diào)制與解調(diào)振幅鍵控是正弦載波的幅度隨數(shù)字基帶信號(hào)而變化的數(shù)字調(diào)制。當(dāng)數(shù)字基帶信號(hào)為二進(jìn)制時(shí)，則為二進(jìn)制振幅鍵控。 3.1.1 ASK 調(diào)制原理二進(jìn)制幅移鍵控 ASK 信號(hào)是利用二進(jìn)制數(shù)字基帶脈沖序列中的“1” 、“0”

51、碼去控制載波輸出的有或無(wú)得到的。對(duì)單極性不歸零的矩形脈沖序列而言， “1”碼打開(kāi)通路，送出載波；“0”碼關(guān)閉通路，輸出零電平，所以又稱為通-斷鍵控 OOK(on-off Keying)。一般情況下，調(diào)制信號(hào)是具有一定波形形狀的二進(jìn)制序列，即 （3.1）式 3-1 中 Ts 為碼元間隔；g(t)為調(diào)制信號(hào)的脈沖形狀表達(dá)式，為討論方便，這里設(shè)其為單極性不歸零的矩形脈沖；為二進(jìn)制符號(hào)，見(jiàn)公式 3.2： （3.2）nsnnTtgats)1 (01PPan概率為概率為22借助于模擬幅度調(diào)制原理，二進(jìn)制序列幅移鍵控信號(hào)的一般表達(dá)式見(jiàn)式3.3。 (3.3)幅移鍵控調(diào)制器可以用一個(gè)相乘器實(shí)現(xiàn),也可以用一個(gè)開(kāi)關(guān)

52、電路來(lái)代替。兩種調(diào)制電路的框圖分別對(duì)應(yīng)于圖 3.2（a)、(b)。 K)(tstccos乘法器)(2teASK)(ts)(b)(a)(2teASK設(shè)輸入序列為 010010，相應(yīng)的輸出波形如圖 3.3 所示：010100信號(hào)ASK2 圖 3.3 ASK 信號(hào)波形tnTtgattstecnsncASKcoscos2圖 3.2 相乘法產(chǎn)生 ASK圖 3.2 開(kāi)關(guān)電路法產(chǎn)生 ASK233.1.2 ASK 解調(diào)原理二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)，與模擬雙邊帶 AM 信號(hào)的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實(shí)現(xiàn)，如圖 3.4（a） 、 （b）所示。設(shè)計(jì)電路時(shí)，考慮到成本等綜合因素，在 2

53、ASK 系統(tǒng)中很少使用相干解調(diào)。包絡(luò)檢波BPFLPF抽樣判決位定時(shí)輸出)(te2ASK)(b)cos(0t)(te2ASK輸出位定時(shí)抽樣判決LPFBPF)(a)(tv)(tx)(ty)(ty 圖 3.4 ASK 解調(diào)框圖3.2 PSK 的調(diào)制與解調(diào)在二進(jìn)制數(shù)字調(diào)制中，當(dāng)正弦載波的相位隨二進(jìn)制數(shù)字基帶信號(hào)離散變化時(shí)，則產(chǎn)生二進(jìn)制移相鍵控(2PSK)信號(hào)。 3.2.1 PSK 調(diào)制原理2PSK 以載波的固定相位為參考，用與載波相同的相位表示“1”碼；相位表示“0”碼，則第 k 個(gè)碼元表示見(jiàn)公式 3.4：24 (3.4)調(diào)制方式如圖 3.5（a） （b）所示：圖 3.5 PSK 調(diào)制框圖2PSK 已

54、調(diào)信號(hào)的時(shí)域表達(dá)式為： (3.5)其中表達(dá)式為： (3.6) 0cos)cos( 1 cos)0cos()(0二進(jìn)制，二進(jìn)制，tAtAtAtAteccccktnTtgatensn00cos)()(PPan1, 0, 1, 1, 1概率為二進(jìn)制概率為二進(jìn)制s(t)e2PSK(t)cosct(a)cosct0e2PSK(t)180s(t)(b)252PSK 信號(hào)的波形圖如圖 3.6 所示：10001110000圖 3.6 PSK 信號(hào)波形3.2.2 PSK 解調(diào)原理2PSK 信號(hào)的解調(diào)只能用相干解調(diào)一種形式。解調(diào)原理框圖及波形如圖3.7，3.8 所示。圖 3.7 PSK 解調(diào)框圖e2PSK(t)a

55、cdbecosct26位定時(shí)輸出波形如圖 3.8： 圖 3.8 PSK 解調(diào)波形圖3.3 FSK 的調(diào)制與解調(diào)正弦載波的頻率隨二進(jìn)制基帶信號(hào)在 f1 和 f2 兩個(gè)頻率點(diǎn)間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號(hào)（2FSK 信號(hào)） 。3.3.1 FSK 調(diào)制原理二進(jìn)制移頻鍵控信號(hào)可以看成是兩個(gè)不同載波的二進(jìn)制振幅鍵控信號(hào)的疊加。 若二進(jìn)制基帶信號(hào)的 1 符號(hào)對(duì)應(yīng)于載波頻率 f1，0 符號(hào)對(duì)應(yīng)于載波頻率 f2，則二進(jìn)制移頻鍵控信號(hào)的時(shí)域表達(dá)式見(jiàn)式 3.7：10a110100bcde0cos 1 cos212tAtAteFSK27（3.7）調(diào)制方式如圖 3.9 所示：圖 3.9 FSK 調(diào)制框圖輸入序列為

56、1001 時(shí)，已調(diào) 2FSK 的輸出波形如圖 3.10 所示，圖中 f1 代表“1” ，f2 代表“0” 。1f2f1f2f圖 3.10 FSK 信號(hào)波形1f12f2e2FSK(t)1010信號(hào)FSK2283.3.2 FSK 解調(diào)原理頻移鍵控信號(hào)的解調(diào)也可以采用相干解調(diào)或非相干解調(diào)，原理與二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)相同，只是必須使用兩套 2ASK 接收電路，如圖3.11（a） 、 （b）所示。與選擇幅移鍵控信號(hào)解調(diào)方式的同樣理由，在 2FSK 系統(tǒng)中也很少使用相干解調(diào)。圖 3.11 FSK 解調(diào)框圖解調(diào) 2FSK 信號(hào)還可以用鑒頻法、過(guò)零檢測(cè)法及差分檢波法等。過(guò)零檢測(cè)法的基本思想是，利用不同

57、頻率的正弦波在一個(gè)碼元間隔內(nèi)過(guò)零點(diǎn)數(shù)目的e2FSK(t)1(a)e2FSK(t)1 cos1tcos2t(b)29不同，來(lái)檢測(cè)已調(diào)波中頻率的變化。其原理框圖及各點(diǎn)波形如圖 3.12 所示。圖 3.12 過(guò)零檢測(cè)法波形e2FSK(t)abcdef(a)abcde304 硬件模塊方案設(shè)計(jì)與實(shí)現(xiàn)4.1 DDS（直接數(shù)字式頻率合成器）DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫，DDS 是一種新型的頻率合成技術(shù)。DDS 技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過(guò) DAC 轉(zhuǎn)換成模擬信號(hào)的合成技術(shù)。DDS 同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技

58、術(shù)。與傳統(tǒng)的頻率合成器相比，DDS 具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。4.1.1 DDS 原理實(shí)驗(yàn)采用目前使用最廣泛的一種 DDS 方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速 DAC 輸出已經(jīng)用數(shù)字形式存儲(chǔ)的波形。DDS 具體工作過(guò)程如下：每來(lái)一個(gè)時(shí)鐘脈沖 clk，N 位全加器將頻率控制數(shù)據(jù) M 與累加寄存器輸出的累加相位數(shù)據(jù) N 相加，把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) M 相加；另一方面將

59、這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。31DDS 輸出信號(hào)的頻率由下式?jīng)Q定：q=()clk (代表取樣點(diǎn)數(shù)，M 為 頻率控制字、代表存儲(chǔ)器中存儲(chǔ)數(shù)據(jù)的多少，N 代表累加器的位數(shù)，clk 代表基準(zhǔn)時(shí)鐘頻率)。調(diào)節(jié) M 可以改變?nèi)拥狞c(diǎn)數(shù)，從而改變頻率。假定基準(zhǔn)時(shí)鐘為 70MHz，累加器為 16 位，則 clk=70MHz，Y=65536 (N16)，設(shè) M12 則 X=4096，所以 q=(4096/65536)70=4.375MHz。可見(jiàn)，通過(guò)設(shè)定相位累加器位數(shù) N、頻率控制字 M 和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS 的頻率分辨率定義為

60、：q=clk/由于基準(zhǔn)時(shí)鐘一般是固定的，因此相位累加器的位數(shù)就決定了頻率的分辨率。4.1.2 硬件模塊設(shè)計(jì)圖硬件模塊的設(shè)計(jì)大致包含波形選擇模塊、頻率控制模塊、波形存儲(chǔ)模塊、等 3 個(gè)模塊，如圖 4.1 所示。時(shí)鐘信號(hào)50MHZ頻率控制模塊波形輸出波形選擇模塊波形存儲(chǔ)模塊圖 4.1 DDS 硬件模塊圖324.1.3 頻率控制模塊如圖 4.2 所示。其中，頻率控制字生成模塊可根據(jù)輸入產(chǎn)生指定頻率，同時(shí)顯示輸入頻率數(shù)字。相位累加器模塊負(fù)責(zé)對(duì)所選波形的相位尋址，以頻率控制字作為步長(zhǎng)反復(fù)進(jìn)行累加運(yùn)算。波形數(shù)據(jù) ROM 表模塊存放三種波形的幅值相位量化值，通過(guò)地址選擇相應(yīng)波形的數(shù)據(jù)。圖 4.2 頻率控制模

61、塊實(shí)體圖4.1.4 波形選擇模塊該模塊功能是波形的選擇，加法器傳過(guò)來(lái)八位地址數(shù)據(jù)，通過(guò)波形選擇模塊在地址位加上兩位波形選擇位。這樣就能從波形存儲(chǔ)器里選擇輸出不同的波形數(shù)據(jù)。如圖 4.3 所示。圖 4.3 波形選擇模塊實(shí)體圖334.1.5 波形存儲(chǔ)模塊如圖 4.4，該模塊 ROM 里存儲(chǔ)著四種波形數(shù)據(jù)，每個(gè)波形一周期選 256個(gè)數(shù)值。地址線是十位，輸出八位波形數(shù)據(jù)。首先利用 MATLAB 生成一個(gè).HEX 文件，.HEX 文件存儲(chǔ)的是一個(gè)深度為8192，寬度為 8 的正弦波形數(shù)字信號(hào)（數(shù)據(jù)不能超過(guò) 256）。然后在 quartus II 下利用 MATLAB 生成的數(shù)據(jù)編寫一個(gè)單口 rom，并且

62、生成對(duì)應(yīng)的.VHD 文件，即 rom 模塊。本模塊的功能是通過(guò)傳送過(guò)來(lái)的地址，查找地址所對(duì)應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)輸出。生成的模塊端口：地址輸入端口，時(shí)鐘輸入端口，數(shù)據(jù)輸出端口（8 位）。圖 4.4 波形存儲(chǔ)模塊實(shí)體圖4.1.6 頂層實(shí)體模塊頂層實(shí)體模塊主要實(shí)現(xiàn)的功能是對(duì)上述模塊的配置以及連線，如圖 4.5 所示為該模塊的設(shè)計(jì)結(jié)果。34圖 4.5 頂層實(shí)體圖將以上模塊封裝為一個(gè)模塊如圖 4.6：圖 4.6 封裝模塊圖4.1.7 程序及仿真結(jié)果分析（1）DDS 功能仿真圖 4.7：圖 4.7 功能仿真圖（2）嵌入式邏輯分析儀獲得的波形如圖 4.8：35圖 4.8 SignalTap II 仿真波形仿真

63、結(jié)果分析：分析波形可見(jiàn)，輸出波形為標(biāo)準(zhǔn)正弦波，符合設(shè)計(jì)要求。4.2 m 序列發(fā)生器4.2.1 m 序列原理二進(jìn)制的m序列是一種重要的偽隨機(jī)序列,結(jié)構(gòu)簡(jiǎn)單,實(shí)現(xiàn)方便。有優(yōu)良的自相關(guān)特性，有時(shí)稱為偽噪聲（PN）序列。偽的意思是說(shuō)這種碼是周期性的序列，易于產(chǎn)生和復(fù)制，但其隨機(jī)性接近于噪聲或隨機(jī)序列。在現(xiàn)代工程實(shí)踐中, m序列在通訊、導(dǎo)航、雷達(dá)、通信系統(tǒng)性能的測(cè)量等領(lǐng)域中有著廣泛的應(yīng)用。例如, 在連續(xù)波雷達(dá)中可用作測(cè)距信號(hào)，在遙控系統(tǒng)中可用作遙控信號(hào)，在多址通信中可用作地址信號(hào)，在數(shù)字通信中可用作群同步信號(hào)，還可用作噪聲源及在保密通信中起加密作用等。偽噪聲發(fā)生器在測(cè)距、通信等領(lǐng)域的應(yīng)用日益受到人們重視

64、。有關(guān)產(chǎn)生m序列發(fā)生器的方法很多。其中，用通用數(shù)字器件構(gòu)成的特點(diǎn)是速度可以很快，但硬件電路不便修改特性，只能產(chǎn)36生單一n 級(jí)m序列；用軟件方式構(gòu)成的特點(diǎn)是采用靈活的數(shù)據(jù)查詢方式可以獲得任意級(jí)數(shù)n 的本原多項(xiàng)式系數(shù)，從而實(shí)現(xiàn)m序列的產(chǎn)生，但速度受到單片機(jī)工作速度的限制，而FPGA具有硬件電路實(shí)現(xiàn)的優(yōu)點(diǎn)，又具有設(shè)計(jì)上的靈活性，并且由于FPGA便于實(shí)現(xiàn)大規(guī)模的數(shù)字系統(tǒng)。產(chǎn)生偽隨機(jī)序列可以有不同的方法, 而移位寄存器(移存器) 是實(shí)用中最常用的。移存器是由n 個(gè)串接的雙態(tài)存儲(chǔ)器(寄存器)和一個(gè)移位時(shí)鐘發(fā)生器以及一個(gè)由模2加法器組成的反饋邏輯線路組成，每個(gè)雙態(tài)存儲(chǔ)器稱為移存器的級(jí)，每一級(jí)只能有兩種不同

65、狀態(tài)分別用“0”和“1”表示。移位時(shí)鐘到來(lái)時(shí)使每一級(jí)的存數(shù)(即狀態(tài)) 向下一級(jí)移動(dòng)，成為下一級(jí)的新存數(shù)。帶有反饋邏輯線路的移存器稱為n 級(jí)動(dòng)態(tài)移存器，如式4.1，其末級(jí)輸出序列為, 此序列滿足反饋邏輯函數(shù)：012na a aa 112201( )nnnnin inin iiaC aC aC aC aC a(4.1)式中=1或0 (i= 1, 2,n) ,視第i 級(jí)是否參加模2運(yùn)算而定, 因?yàn)閕C(4.1)式是線性的, 所以稱為n 級(jí)線性移存器。由n 級(jí)線性移存器所產(chǎn)生的序列長(zhǎng)度因反饋邏輯函數(shù)的不同而不一樣。37雖然移存器的級(jí)數(shù)相同，但由于它們的反饋邏輯不同，產(chǎn)生的序列互不相同；同一個(gè)4級(jí)線性移

66、存器，當(dāng)它的初始狀態(tài)不同時(shí)，它所產(chǎn)生的序列也不完全相同。也就是說(shuō)，n級(jí)線性移存器序列結(jié)構(gòu)由它的初始狀態(tài)和反饋邏輯完全確定，其最長(zhǎng)的可能周期P =1,具有這種最長(zhǎng)周期的線性移存器序列，簡(jiǎn)稱m序2n列。m序列的效率是最高的，這是它的一個(gè)優(yōu)點(diǎn)，但m序列最主要的優(yōu)點(diǎn)在于它具有某種隨機(jī)特性，特別是它具有雙值自相關(guān)函數(shù)R (j )，表明它的碼元之間是不相關(guān)的或弱相關(guān)的，如式4.2：R(j)=1, 當(dāng)j = 0時(shí)； R(j)= 當(dāng)j = 1, 2, , P1 （4.2） 1pm序列的功率譜密度趨近于白噪聲的功率譜特性。由于m序列的均衡性、游程分布、自相關(guān)特性和功率譜等的基本性質(zhì)和隨機(jī)序列很相似。因此，一般把m序列稱為偽隨機(jī)序列。但是具有或基本具有隨機(jī)性質(zhì)的序列不僅只有m序列一種，m序列只是其中最常用的一種。4.2.2 m 序列發(fā)生器設(shè)計(jì)m序列是最常用的一種偽隨機(jī)序列，它是最長(zhǎng)線性反饋移位寄存器序列的簡(jiǎn)稱，是由帶現(xiàn)行反饋的移位寄存器產(chǎn)生的序列，并且具有最長(zhǎng)周期。帶線性反饋邏輯的移位寄存器設(shè)定各級(jí)寄存器的初始狀態(tài)后，在時(shí)鐘觸發(fā)下，每次移位后各級(jí)寄存器狀態(tài)會(huì)發(fā)生變化。其中一級(jí)寄存器（通常為末級(jí)）的輸出，隨