和非門參數(shù)測(cè)試和組合邏輯電路設(shè)計(jì)ppt課件

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課程簡介,,一、課程性質(zhì)：設(shè)計(jì)性實(shí)驗(yàn)課 驗(yàn)證型 設(shè)計(jì)型 綜合型 教材：電子技術(shù)基礎(chǔ)實(shí)驗(yàn)（第三版）陳大欽主編；高等教育出版社；2008.6 二、開課方式：開放式教學(xué) 教學(xué)內(nèi)容開放、 元器件開放、實(shí)驗(yàn)室和儀器開放 ? 學(xué)生需自備面包板（三條）及工具：剪刀（剝線鉗）、鑷子、一字螺絲刀。,,,課程簡介,,理論與實(shí)踐相結(jié)合（配合模電、數(shù)電課程） 以學(xué)生獨(dú)立操作為主，教師進(jìn)行必要的講解、輔導(dǎo)； 以培養(yǎng)工程實(shí)踐能力為主，重視基本實(shí)驗(yàn)技能和綜合應(yīng)用能力的培養(yǎng)。,三、課程特點(diǎn)：,課程簡介,,四、課程目標(biāo)：,能正確使用常用儀器 掌握電子電路的基本測(cè)試技術(shù) 能正確處理實(shí)驗(yàn)數(shù)據(jù)、進(jìn)行誤差分析、寫出實(shí)驗(yàn)報(bào)告 具有獨(dú)立分析、尋找和排除實(shí)驗(yàn)故障的能力!!,課程簡介,,五、教學(xué)時(shí)數(shù)：32+32（課內(nèi)：課外=1:1） 學(xué)生需要另外預(yù)約實(shí)驗(yàn)時(shí)間：7個(gè)單元?？傻顷戨娦畔甸_放實(shí)驗(yàn)管理系統(tǒng)進(jìn)行預(yù)約。 實(shí)驗(yàn)預(yù)約系統(tǒng)地址： 學(xué)生預(yù)約實(shí)驗(yàn)須知：,課程簡介,,? 開放預(yù)約實(shí)驗(yàn)負(fù)責(zé)人：徐永健老師。他的聯(lián)系方式：xuyj@;13971270249 元件領(lǐng)用地點(diǎn)：南一樓中221室。 聯(lián)系電話：87543330-6。 六、成績?cè)u(píng)定 平時(shí)成績：占30% 電路設(shè)計(jì)、安裝、測(cè)試成績（以驗(yàn)收記錄為準(zhǔn)）,課程簡介,,實(shí)驗(yàn)報(bào)告成績（規(guī)范化、內(nèi)容、實(shí)驗(yàn)結(jié)果、分析結(jié)論等） 出勤率（1/3實(shí)驗(yàn)未做的，不準(zhǔn)考試） 實(shí)驗(yàn)操作考試：占20% （開卷） 現(xiàn)場電路安裝、測(cè)試、實(shí)驗(yàn)報(bào)告。 期末筆試：占30%（閉卷） 實(shí)驗(yàn)原理、儀器使用、測(cè)試方法、小型電路設(shè)計(jì)等。 綜合性實(shí)驗(yàn)項(xiàng)目：占20%,課程簡介,,七、實(shí)驗(yàn)內(nèi)容安排 與非門參數(shù)測(cè)試與組合邏輯電路設(shè)計(jì)（第11周） 集成觸發(fā)器（第12周） ISP器件的設(shè)計(jì)與應(yīng)用（第14、15周） 計(jì)數(shù)、譯碼、顯示與簡易數(shù)字鐘（第16、17周） 賽課結(jié)合班內(nèi)初賽測(cè)試與展示環(huán)節(jié)（第14~18周） 操作考試、筆試(閉卷)（第19周）,與非門參數(shù)測(cè)試與組合邏輯電路設(shè)計(jì),一、邏輯門電路的主要參數(shù)及使用規(guī)則,,,二、實(shí)驗(yàn)?zāi)康?三、實(shí)驗(yàn)內(nèi)容,四、實(shí)驗(yàn)的具體要求,五、實(shí)驗(yàn)注意事項(xiàng),六、實(shí)驗(yàn)報(bào)告要求,一、邏輯門電路的主要參數(shù)及使用規(guī)則,TTL與非門電路的主要參數(shù) TTL器件的使用規(guī)則 CMOS與非門電路的主要參數(shù) CMOS器件的使用規(guī)則,,TTL與非門電路的主要參數(shù),靜態(tài)功耗PD: PD ? 50 mW,輸出高電平VOH : VOH ? 3.5 V，為邏輯1,輸出低電平VOL : VOL ? 0.4 V，為邏輯0,扇出系數(shù)NO : NO ＞8,NO = IOL/IIS,,平均傳輸延遲時(shí)間tpd :,直流噪聲容限VNH和VNL :,tpd= (tPLH+tPHL)/2,tpd的數(shù)值很小，一般為幾納秒至幾十納秒。,指輸入端所允許的輸入電壓變化的極限范圍。,VNH= VSH –VON,VNL= VOFF–VSL,TTL與非門電路的主要參數(shù),,TTL器件的使用規(guī)則,電源電壓+VCC: 只允許在+5V±10%范圍內(nèi)，超過該范圍可能會(huì)損壞器件或使邏輯功能混亂。,電源濾波 TTL器件的高速切換，會(huì)產(chǎn)生電流跳變，其幅度約4mA～5mA。該電流在公共走線上的壓降會(huì)引起噪聲干擾，因此，要盡量縮短地線以減小干擾?？稍陔娫炊瞬⒔?個(gè)100?F的電容作為低頻濾波及1個(gè)0.01?F～0.1?F的電容作為高頻濾波。,,輸出端的連接 不允許輸出端直接接+5V或接地。除OC門和三態(tài)(TS)門外，其它門電路的輸出端不允許并聯(lián)使用，否則，會(huì)引起邏輯混亂或損壞器件。,輸入端的連接 輸入端串入1只1k?～10k?電阻與電源連接或直接接電源電壓+VCC來獲得高電平輸入。直接接地為低電平輸入。,或門、或非門等TTL電路的多余的輸入端不能懸空，只能接地；,與門、與非門等TTL電路的多余輸入端可以懸空(相當(dāng)于接高電平)，但易受到外界干擾，可將它們接+VCC或與其它輸入端并聯(lián)使用，輸入端并聯(lián)時(shí)，從信號(hào)獲取的電流將增加。,TTL器件的使用規(guī)則,,電源電壓+VDD: +VDD一般在+5V～+15V范圍內(nèi)均可正常工作，并允許波動(dòng)±10%。,靜態(tài)功耗PD : 約在微瓦量級(jí)。,輸出高電平VOH : VOH≥VDD– 0.5V為邏輯1。,輸出低電平VOL:VOL≤VSS+0.5V為邏輯0(VSS=0V)。,CMOS與非門電路的主要參數(shù),,CMOS器件的使用規(guī)則,電源電壓+VDD:電源電壓不能接反，規(guī)定+VDD接電源正極，VSS接電源負(fù)極(通常接地)。,輸出端的連接：輸出端不允許直接接+VDD或地，除三態(tài)門外，不允許兩個(gè)器件的輸出端連接使用。,輸入端的連接：輸入信號(hào)Vi應(yīng)為VSS≤Vi≤VDD，超出該范圍會(huì)損壞器件內(nèi)部的保護(hù)二極管或絕緣柵極，可在輸入端串接一只限流電阻(10～100 ) k ?；,多余的輸入端不能懸空，應(yīng)按邏輯要求直接接+VDD或VSS(地)。,,二、實(shí)驗(yàn)?zāi)康?學(xué)會(huì)使用TTL邏輯電路芯片； 掌握組合邏輯電路的功能測(cè)試方法； 學(xué)會(huì)簡單組合電路的設(shè)計(jì)方法。,,三、實(shí)驗(yàn)內(nèi)容,測(cè)量TTL與非門輸出高、低電平;（圖5.16.1、圖5.16.2） 測(cè)量門傳輸延遲時(shí)間；（圖5.16.5 ） 測(cè)量TTL與非門電壓傳輸特性; （圖5.16.7 ） 4. 設(shè)計(jì)并組裝一個(gè)“大小比較器”，測(cè)試其邏輯功能（靜態(tài)、動(dòng)態(tài)） 。,,1. 測(cè)量TTL與非門輸出高、低電平,四、實(shí)驗(yàn)的具體要求,分別測(cè)量圖a、b、c、d、e五種情況下Y的電壓值，其結(jié)果說明了什么？,,測(cè)試電路---圖5.16.5 測(cè)試方法---光標(biāo)測(cè)量法,四、實(shí)驗(yàn)的具體要求,,2. 測(cè)量門傳輸延遲時(shí)間,示波器光標(biāo)測(cè)量法,,示波器光標(biāo)測(cè)量法,,,,示波器光標(biāo)測(cè)量法,,,示波器光標(biāo)測(cè)量法,,3. 測(cè)量TTL與非門電壓傳輸特性（圖5.16.7 ）,在示波器上用X-Y顯示方式觀察曲線，并用坐標(biāo)紙描繪出特性曲線，在曲線上標(biāo)出VOH、VOL、VON、VOFF，計(jì)算VNH、VNL 。,順時(shí)針調(diào)節(jié)信號(hào)發(fā)生器面板上的OFFSET旋鈕，使之輸出正三角波。,四、實(shí)驗(yàn)的具體要求,,測(cè)試要點(diǎn)：,首先：觀察CH1、CH2波形 （耦合方式為直流）；,然后：按“display”，菜單中選“格式”：“YT”?“XY” ；,確定坐標(biāo)原點(diǎn)；,在特性曲線上標(biāo)出所有參數(shù) 。,測(cè)量TTL與非門電壓傳輸特性,,4. 設(shè)計(jì)并組裝一個(gè)能判斷一位二進(jìn)制數(shù)A與B大小的“大小比較器”，測(cè)試其功能,實(shí)驗(yàn)報(bào)告中，要有設(shè)計(jì)過程; 畫出邏輯電路圖（應(yīng)標(biāo)上管腳號(hào)）; 靜態(tài)測(cè)試：結(jié)果記入表5.16.1; 動(dòng)態(tài)測(cè)試：A為1kHz 正方波,B=1,記錄輸出波形。 問題：只有2片74LS00，能否實(shí)現(xiàn)？,四、實(shí)驗(yàn)的具體要求,,五、實(shí)驗(yàn)注意事項(xiàng),1．電源（＋5V） 核對(duì)無誤，再接入！ 2．輸出端不能短路、線與； 3．多余輸入端處理方法： TTL與非門、與門：并聯(lián)、接+5V 、懸空 TTL或非門、或門：并聯(lián)、接地、懸空 CMOS電路的任何輸入端均不能懸空?。?！,,芯片管腳圖,,,,,,1.記錄實(shí)驗(yàn)所測(cè)得TTL與非門的主要參數(shù)； 2.繪制TTL與非門的傳輸特性曲線，標(biāo)出有關(guān)參數(shù)，算出噪聲容限； 3.寫出比較器的設(shè)計(jì)過程，畫出邏輯電路圖，記錄測(cè)試結(jié)果； 4. 記錄實(shí)驗(yàn)過程中出現(xiàn)的故障或不正?，F(xiàn)象，分析原因，說明解決的辦法和過程； 5.思考題： P135-136--- 1~2 如何將與非門作為非門使用？ TTL或非門（或門）不用的輸入端應(yīng)如何處理？,六、實(shí)驗(yàn)報(bào)告要求,,下次實(shí)驗(yàn),集成觸發(fā)器及其應(yīng)用電路設(shè)計(jì)（實(shí)驗(yàn)十九）,,驗(yàn)證JK觸發(fā)器的邏輯功能 設(shè)計(jì)并完成框圖如P149圖5．19．6 所示的同步模4可逆計(jì)數(shù)器,