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1、帶硬件地址識別的UART IP 的設(shè)計和實現(xiàn) 摘要：在通信和控制系統(tǒng)中，常使用異步串行通信控制器(UART)實現(xiàn)系統(tǒng)輔助信息的傳輸。為實現(xiàn)多點通信，通常用軟件識別發(fā)往本站點或其它站點的數(shù)據(jù)，這會加大CPU的開銷。介紹了一種基于FPGA的UART IP，由硬件實現(xiàn)多點通信時的數(shù)據(jù)過濾功能，降低了CPU的負(fù)擔(dān)，提高了系統(tǒng)性能。 在通信和控制系統(tǒng)中，常使用異步串行通信實現(xiàn)多塊單板之間的輔助通信，各個單板通過總線方式連接。為了實現(xiàn)點對點通信，需要由軟件定義一套較復(fù)雜的通信協(xié)議，過濾往來的數(shù)據(jù)，消耗了CPU較多的時間。89C51單片機(jī)有一種九位通信方式，采用一位地址位來實現(xiàn)通信對象的選擇，只對發(fā)往本地址
2、的地址發(fā)生中斷進(jìn)而接收數(shù)據(jù)。通用的UART芯片如16C550和89C51等構(gòu)成總線式的通信系統(tǒng)時，需要由CPU通過軟件處理接收到的地址和產(chǎn)生九位的數(shù)據(jù)。本文介紹的UART采用Verilog HDL硬件描述語言設(shè)計，可以用FPGA實現(xiàn)，可應(yīng)用于SoC設(shè)計中。其主要特性如下：全硬件地址識別，過濾數(shù)據(jù)不需要CPU的介入；支持一個特殊地址，可用于監(jiān)聽和廣播。支持查詢和中斷兩種工作方式，中斷可編程。接收和發(fā)送通路分別有128Byte FIFO，每個接收字節(jié)附帶狀態(tài)信息。設(shè)計采用Verilog HDL語言，全同步接口，可移植性好。支持自環(huán)測試功能。波特率可以編程，支持八位或者九位兩種數(shù)據(jù)格式。設(shè)計的UAR
3、T的九位串行數(shù)據(jù)格式如圖1所示。在空閑狀態(tài)，數(shù)據(jù)線處于高電平狀態(tài)?？偩€由高到低跳變，寬度為一個波特率時間的負(fù)脈沖為開始位，然后是8bit的數(shù)據(jù)位。數(shù)據(jù)位后面是lbit的地址信息位。如果此位是1，表示發(fā)送的字節(jié)是地址信息；如果此位是0，傳輸?shù)氖钦?shù)據(jù)信息。地址指示位后是串行數(shù)據(jù)的停止位。1 UART設(shè)計UART采用模塊化、層次化的設(shè)計思想，全部設(shè)計都采用Verilog HDL實現(xiàn)，其組成框圖如圖2所示。整個UART IP由串行數(shù)據(jù)發(fā)送模塊、串行數(shù)據(jù)接收模塊、接收地址識別模塊、接收和發(fā)送HIFO、總線接口邏輯、寄存器和控制邏輯構(gòu)成。串行發(fā)送模塊和接收完成并/串及串/并的轉(zhuǎn)換，接收地址的識別由接收
4、地址識別模塊完成。發(fā)送和接收HIFO用于緩存發(fā)送和接收的數(shù)據(jù)?？偩€接口邏輯用于連接UART IP內(nèi)部總線和HOST接口。寄存器和控制邏輯實現(xiàn)UART IP內(nèi)部所有數(shù)據(jù)的收發(fā)、控制和狀態(tài)寄存器、內(nèi)部中斷的控制及波特率信號的產(chǎn)生。以下詳細(xì)說明主要部分的設(shè)計原理。1.1 串行數(shù)據(jù)發(fā)送模塊串行數(shù)據(jù)發(fā)送模塊將數(shù)據(jù)或地址碼由并行轉(zhuǎn)換為串行，并從串行總線輸出。設(shè)計采用有限狀態(tài)機(jī)實現(xiàn)，分為空閑、取數(shù)、發(fā)送三個狀態(tài)。其狀態(tài)遷移如圖3所示。各個狀態(tài)說明如下：空閑狀態(tài)：狀態(tài)機(jī)不斷檢測發(fā)送使能位、UART使能位和發(fā)送FIFO空/滿標(biāo)志位，如果使能位為高、UART使能打開且FIFO空標(biāo)志位為低，串行發(fā)送進(jìn)入取數(shù)狀態(tài)。取數(shù)狀態(tài)：在此狀態(tài)，分兩個周期從發(fā)送FIFO中取出待發(fā)送的數(shù)據(jù)或者地址，然后進(jìn)入發(fā)送狀態(tài)。發(fā)送狀態(tài)：在此狀態(tài)，狀態(tài)機(jī)按照九位串行數(shù)據(jù)的格式依次發(fā)送開始位、數(shù)據(jù)位、地址指示位。待停止位發(fā)送完畢后，返回空閑狀態(tài)。一個字節(jié)的數(shù)據(jù)發(fā)送完畢后，進(jìn)行下一個字節(jié)數(shù)據(jù)的發(fā)送流程。1.2 串行數(shù)據(jù)接收模塊串行數(shù)據(jù)接收模塊用于檢測串行數(shù)據(jù)的開始位，將串行總線上的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)并輸出。接收邏輯也采用有限狀態(tài)機(jī)實現(xiàn)，分為空閑狀態(tài)、尋找開始位、接收數(shù)據(jù)和保存數(shù)據(jù)四個狀態(tài)。其狀態(tài)遷移圖如圖4所示。各個狀態(tài)說明如下：
帶硬件地址識別的UART IP 的設(shè)計和實現(xiàn)
