計算機組成原理(白中英)第五章中央處理器.ppt

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1、計算機組成原理,任課教師：石磊 鄭州大學信息工程學院計算機系 Email: Tel: 13676986863,第一章 計算機系統(tǒng)概論 第二章 運算方法和運算器 第三章 存儲系統(tǒng) 第四章 指令系統(tǒng) 第五章 中央處理器 第六章 總線系統(tǒng) 第七章 外圍設備 第八章 輸入輸出系統(tǒng) 第九章 并行組織,目錄,教材 白中英，計算機組成原理網(wǎng)絡版，科學出版社，2002 參考書 石磊，計算機組成原理第2版, 清華大學出版社，2006 錢曉捷，微型計算機原理及應用, 清華大學出版社，2006 王愛英,計算機組成與結構第3版, 清華大學出版社，2001 白中英 鄺堅，計算機組織與結構網(wǎng)絡版，科學出版社，2003,計

2、算機組成原理,第5章 中央處理器,5.1 CPU的組成和功能5.8 流水CPU 5.2 指令周期5.9 RISC CPU 5.3 時序產(chǎn)生器和控制方式5.10 多媒體CPU 5.4 微程序控制器5.11 CPU性能評價 5.5 微程序設計技術 5.6 硬布線控制器 5.7 傳統(tǒng)CPU,5.1 CPU的功能和組成,當代主流計算機所遵循的仍然是馮.諾依曼的“存儲程序、程序控制”思想 程序告訴計算機：應該逐步執(zhí)行什么操作；在什么地方找到用來操作的數(shù)據(jù)，結果存到何處等 中央處理器是控制計算機自動完成取出指令和執(zhí)行指令任務的部件。它是計算機的核心部件，通常簡稱為CPU（Central Processin

3、g Unit）,5.1.1 CPU的功能, 指令控制 保證機器按程序規(guī)定的順序取出執(zhí)行, 操作控制 CPU產(chǎn)生每條指令所對應的操作信號，并把各種操作信號送往相應的部件，從而控制這些部件按指令的要求進行動作, 時間控制 對各種操作的實施時間進行定時, 數(shù)據(jù)加工 對數(shù)據(jù)進行算術運算和邏輯運算處理,5.1.2 CPU的基本組成,控制器完成對整個計算機系統(tǒng)操作的協(xié)調(diào)與指揮。 (1) 控制機器從內(nèi)存中取出一條指令，并指出下一條指令在內(nèi)存中的位置； (2) 對指令進行譯碼，并產(chǎn)生相應的操作控制信號，送往相應的部件，啟動規(guī)定的動作； (3) 指揮并控制CPU、內(nèi)存與輸入/輸出（I/O）設備之間數(shù)據(jù)流動的方向

4、 運算器是數(shù)據(jù)加工處理部件，所進行的全部操作由控制器發(fā)出的控制信號指揮 (1)執(zhí)行所有的算術運算； (2)執(zhí)行所有的邏輯運算，并進行邏輯測試,CPU的基本模型,5.1.3CPU中的主要寄存器,數(shù)據(jù)緩沖寄存器（DR） 暫時存放由內(nèi)存讀出或寫入的指令或數(shù)據(jù)字 指令寄存器（IR） 保存當前正在執(zhí)行的一條指令 程序計數(shù)器（PC） 確定下一條指令的地址 地址寄存器（AR） 保存當前CPU所訪問的內(nèi)存單元的地址 累加寄存器（AC） 最常使用的一個通用寄存器 狀態(tài)條件寄存器（PSW） 保存由算術和邏輯指令的結果建立的各種條件碼,5.1.4 操作控制器與時序產(chǎn)生器,操作控制器在各寄存器之間建立數(shù)據(jù)通路（傳送信

5、息的通路） 操作控制器的功能: 就是根據(jù)指令操作碼和時序信號，產(chǎn)生各種操作控制信號，以便正確地建立數(shù)據(jù)通路，從而完成取指令和執(zhí)行指令的控制 硬布線控制器 微程序控制器 時序產(chǎn)生器產(chǎn)生并發(fā)出計算機所需要的時序控制信號,5.2 指令周期,讀取指令 指令地址送入主存地址寄存器 讀主存，讀出內(nèi)容送入指定的寄存器 分析指令 按指令規(guī)定內(nèi)容執(zhí)行指令 不同指令的操作步驟數(shù) 和具體操作內(nèi)容差異很大 檢查有無中斷請求 若無，則轉入下一條指令的執(zhí)行過程,形成下一條指令地址,指令的執(zhí)行過程,5.2.1 指令周期的基本概念,指令周期: CPU從內(nèi)存取出一條指令并執(zhí)行完這條指令的時間總和,CPU周期:又稱機器周期（總線

6、周期），CPU訪問內(nèi)存所花的時間較長，因此用CPU從內(nèi)存讀取一條指令字的所需的最短時間來定義,時鐘周期: 通常稱為節(jié)拍脈沖或T周期。一個CPU周期包含若干個時鐘周期T,相互關系： 1個指令周期 = 若干個CPU周期 1個CPU周期 = 若干T周期,取指時間執(zhí)行指令時間,指令周期 CPU周期 時鐘周期,020 CLA；累加器清0 021 ADD 30；（AC）+（30）AC 022 STA 40；（AC）(40) 023 NOP； 空操作 024 JMP 21； 21 PC 030 000 006; 數(shù)據(jù) 040 存和數(shù); 數(shù)據(jù),5條典型指令構成的簡單程序,5.2.2 CLA指令的指令周期,取出

7、CLA指令,算術邏輯單元,狀態(tài)條件寄存器,程序計數(shù)器PC,地址寄存器AR,地址總線ABUS,數(shù)據(jù)總線DBUS,累加器AC,緩沖寄存器DR,CPU,ALU,指令寄存器IR,指令譯碼器,操作控制器 時序產(chǎn)生器,時鐘,狀態(tài)反饋,取指控制,執(zhí)行控制,c,c,c,c,+1,000 020,20,21,22,23,24,30,31,40,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 020,CLA,CLA,000 021,算術邏輯單元,狀態(tài)條件寄存器,程序計數(shù)器PC,地址寄存器AR,地址總線ABUS,數(shù)據(jù)總線DBUS,累加器AC,緩沖寄存器DR,CPU,ALU,指令寄存

8、器IR,指令譯碼器,操作控制器 時序產(chǎn)生器,時鐘,狀態(tài)反饋,取指控制,執(zhí)行控制,c,c,c,c,+1,20,21,22,23,24,30,31,40,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 020,CLA,CLA,000 021,000 000,執(zhí)行CLA指令,5.2.3ADD指令的指令周期,算術邏輯單元,狀態(tài)條件寄存器,程序計數(shù)器PC,地址寄存器AR,地址總線ABUS,數(shù)據(jù)總線DBUS,累加器AC,緩沖寄存器DR,CPU,ALU,指令寄存器IR,指令譯碼器,操作控制器 時序產(chǎn)生器,時鐘,狀態(tài)反饋,取指控制,執(zhí)行控制,c,c,c,c,+1,20,21,

9、22,23,24,30,31,40,CLA,ADD 30,STA 40,NOP,JMP 21,000 006,000 021,ADD,ADD 30,000 021,000 022,000 030,000 006,0+6=6,000 006,取出并執(zhí)行ADD指令,5.2.4STA指令的指令周期,算術邏輯單元,狀態(tài)條件寄存器,程序計數(shù)器PC,地址寄存器AR,地址總線ABUS,數(shù)據(jù)總線DBUS,累加器AC,緩沖寄存器DR,CPU,ALU,指令寄存器IR,指令譯碼器,操作控制器 時序產(chǎn)生器,時鐘,狀態(tài)反饋,取指控制,執(zhí)行控制,c,c,c,c,+1,20,21,22,23,24,30,40,CLA,AD

10、D 30,STA 40,NOP,JMP 21,000 006,000 022,STA,STA 40,000 022,000 023,000 040,000 006,000 006,000 006,取出并執(zhí)行STA指令,5.2.5 NOP指令和JMP指令的指令周期,算術邏輯單元,狀態(tài)條件寄存器,程序計數(shù)器PC,地址寄存器AR,地址總線ABUS,數(shù)據(jù)總線DBUS,累加器AC,緩沖寄存器DR,ALU,指令寄存器IR,指令譯碼器,操作控制器 時序產(chǎn)生器,時鐘,狀態(tài)反饋,取指控制,執(zhí)行控制,c,c,c,c,+1,20,21,22,23,24,30,40,CLA,ADD 30,STA 40,NOP,JMP

11、 21,000 006,000 024,JMP 21,JMP 21,000 024,000 021,000 006,000 006,000 025,000 021,取出并執(zhí)行JMP指令,5.3 時序產(chǎn)生器和控制方式,用二進制碼表示的指令和數(shù)據(jù)都放在內(nèi)存里，那么CPU是怎樣識別出它們是數(shù)據(jù)還是指令呢?,從時間上來說: 取指令事件發(fā)生在指令周期的第一個CPU周期中，即發(fā)生在“取指令”階段，而取數(shù)據(jù)事件發(fā)生在指令周期的后面幾個CPU周期中，即發(fā)生在“執(zhí)行指令”階段。,從空間上來說: 如果取出的代碼是指令，那么一定經(jīng)DR送往指令寄存器IR，如果取出的代碼是數(shù)據(jù)，那么一定送往運算器。,時間控制對計算機來

12、說是非常重要的！,思考,5.3.1時序信號的作用和體制,計算機的協(xié)調(diào)動作需要時間標志，而且需要采用多級時序體制。而時間標志則用時序信號來體現(xiàn)。 硬布線控制器中，時序信號往往采用主狀態(tài)周期-節(jié)拍電位-節(jié)拍脈沖三級體制。 主狀態(tài)周期（指令周期）：包含若干個節(jié)拍周期，可以用一個觸發(fā)器的狀態(tài)持續(xù)時間來表示 節(jié)拍電位（機器周期）：表示一個CPU 周期的時間，包含若干個節(jié)拍脈沖 節(jié)拍脈沖（時鐘周期）：表示較小的時間單位 微程序控制器中，時序信號則一般采用節(jié)拍電位-節(jié)拍脈沖二級體制。,節(jié)拍脈沖,節(jié)拍電位1,主狀態(tài)周期,節(jié)拍電位2,主狀態(tài)周期-節(jié)拍電位-節(jié)拍脈沖,數(shù)據(jù)準備好后，以電位的方式送觸發(fā)器 控制信號來

13、到后，用一個脈沖信號把數(shù)據(jù)裝入觸發(fā)器,數(shù)據(jù)：電位,控制信號：脈沖,節(jié)拍電位-節(jié)拍脈沖,IORQ MREQ RD WE T1 T2 T3 T4,IORQ MREQ RD WE T1 T2 T3 T4,MERQ,IORQ,RD,WR,提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號 由石英晶體振蕩器組成,產(chǎn)生一組有序的間隔相等或不等的脈沖序列,啟動,停機,5.3.2時序信號產(chǎn)生器,啟?？刂七壿?節(jié)拍脈沖和讀寫時序譯碼邏輯,環(huán)形脈沖發(fā)生器,時鐘脈沖源,時序產(chǎn)生器 (1/4),一、 概念 1、時序部件：計算機的機內(nèi)時鐘。它用其產(chǎn)生的周期狀態(tài)，節(jié)拍電位及時標脈沖去對指令周期進行時間劃分，刻度和標定。 2、指令周

14、期：在計算機中從指令的讀取到指令的執(zhí)行完成，執(zhí)行一條指令所需要的時間，稱為指令周期。 指令周期通常由若干個CPU周期來表示，CPU周期也稱為機器周期。由于CPU內(nèi)部的操作速度較快，而CPU訪問一次內(nèi)存所花的時間較長，通常用存儲周期為基礎來規(guī)定CPU周期。,時序產(chǎn)生器 (2/4),二、3級時序信號 1、周期 （1）在一個控制階段內(nèi)均持續(xù)起作用的信號； （2）通常用周期狀態(tài)寄存器來標志和指明某某周期控制； （3）指令周期可分為取指周期、分析周期、執(zhí)行周期。 2、節(jié)拍 （1）把一個機器周期分成若干個相等的時間段，每一個時間段對應一個電位信號，稱節(jié)拍電位； （2）一般都以能保證ALU進行一次運算操作作

15、為一拍電位的時間寬度。 3、時標工作脈沖 （1）及時改變標志狀態(tài)； （2）時標脈沖的寬度一般為節(jié)拍電位寬度的1/N，只要能保證所有的觸發(fā)器都能可靠地，穩(wěn)定地翻轉即可。,時序產(chǎn)生器 (3/4),三、3級時序信號的關系 1、一臺計算機機內(nèi)的控制信號一般均由若干個周期狀態(tài)，若干個節(jié)拍電位及若干個時標脈沖這樣3級控制時序信號定時完成。 2、3級控制時序信號的寬度均成正整數(shù)倍同步關系。周期狀態(tài)之間，節(jié)拍電位之間，時標脈沖之間既不容許有重疊交叉，又不容許有空白間隙，應該是能一個接一個地準確連接，一個降落另一個升起而準確切換的同步信號。,時序產(chǎn)生器 (4/4),CPU的控制方式 (1/4),控制器的控制方式

16、：形成控制不同微操作序列的時序控制信號的方法。 控制方式的分類： 同步控制方式 異步控制方式 同異步聯(lián)合控制方式,CPU的控制方式 (2/4),一、同步控制方式 1、含義：又稱為固定時序控制方式或無應答控制方式。任何指令的執(zhí)行或指令中每個微操作的執(zhí)行都受事先安排好的時序信號的控制。 2、每個周期狀態(tài)中產(chǎn)生統(tǒng)一數(shù)目的節(jié)拍電位及時標工作脈沖。 3、以最復雜指令的實現(xiàn)需要為基準。 4、優(yōu)點：設計簡單，操作控制容易實現(xiàn)。 缺點：效率低。,CPU的控制方式 (3/4),二、異步控制方式 1、 含義：可變時序控制方式或應答控制方式。執(zhí)行一條指令需要多少節(jié)拍，不作統(tǒng)一的規(guī)定，而是根據(jù)每條指令的具體情況而定，

17、需要多少，控制器就產(chǎn)生多少時標信號。 2、特點：每一條指令執(zhí)行完畢后都必須向控制時序部件發(fā)回一個回答信號，控制器收到回答信號后，才開始下一條指令的執(zhí)行。 3、優(yōu)點：指令的運行效率高； 缺點：控制線路比較復雜。 4、異步工作方式一般采用兩條定時控制線來實現(xiàn)。我們把這兩條線稱為“請求”線和“回答”線。當系統(tǒng)中兩個部件A和B進行數(shù)據(jù)交換時，若A發(fā)出“請求”信號，則必須有B的“回答”信號進行應答，這次操作才是有效的，否則無效。,CPU的控制方式 (4/4),三、同步，異步聯(lián)合控制方式 1、含義：同步控制和異步控制相結合的方式即聯(lián)合控制方式，區(qū)別對待不同指令。 2、一般的設計思想是，在功能部件內(nèi)部采用同

18、步式，而在功能部件之間采用異步式，并且在硬件實現(xiàn)允許的情況下，盡可能多地采用異步控制。,5.3.3控制方式,控制不同操作序列時序信號的方法,1. 同步控制方式 已定的指令在執(zhí)行時所需的CPU周期（機器周期）數(shù)和時鐘周期數(shù)都固定不變。例如采用完全統(tǒng)一的機器周期執(zhí)行各種不同的指令 2. 異步控制方式 控制器發(fā)出某一操作控制信號后，等待執(zhí)行部件完成操作后發(fā)“回答”信號，再開始新的操作 3. 聯(lián)合控制方式 同步控制和異步控制相結合的方式,CPU周期 取指周期,CPU周期 取源數(shù),CPU周期 取目標數(shù),CPU周期 執(zhí)行周期,P0,P1,P2,W0,W1,完全同步控制方式,W0,W1,Wi,第N條指令,結

19、束應答,W0,W1,Wj,第N+1條指令,結束應答,啟動 下一條,W0,W1,Wk,第N+2條指令,結束應答,異步控制方式,啟動 下一條,i、j、k不一定相等,一般采用兩條定時控制線：“請求”線和“回答”線,演示,5.4 微程序控制器,微程序控制器同硬布線控制器相比較，具有規(guī)整性、靈活性、可維護性等一系列優(yōu)點 它利用軟件方法（微程序設計技術）來設計硬件 微程序控制的基本思想就是把操作控制信號編成所謂的“微指令”，存放到一個只讀存儲器里（控制存儲器CM）。當機器運行時，一條又一條地讀出這些微指令，從而產(chǎn)生全機所需要的各種操作控制信號，是相應部件執(zhí)行所規(guī)定的操作,微命令 指令系統(tǒng),處理器內(nèi)部可以分

20、為：控制部件和執(zhí)行部件 微命令：控制部件向執(zhí)行部件發(fā)出的控制命令 微操作：執(zhí)行部件接受微命令后所進行的操作 （微操作在執(zhí)行部件中是最基本的操作） 微指令：實現(xiàn)一定操作功能的一組微命令 微程序：實現(xiàn)一條機器指令功能的微指令序列,指令系統(tǒng)所有指令，指令微程序 微程序若干微指令，微指令一組微命令 微命令微操作,機器指令與微指令,程序,機器指令1,機器指令2,機器指令i,機器指令n,.,微指令2,微指令1,微指令i,微指令n,.,.,微程序,程序計數(shù)器PC,地址寄存器AR,緩沖寄存器DR,指令寄存器IR,微地址寄存器AR,微指令寄存器IR,主存儲器,控制存儲器CM,微命令,地址譯碼器,地址譯碼,機器指

21、令級,微指令級,5.5 微程序設計技術,1.靜態(tài)微程序設計 對應于一臺計算機的機器指令只有一組微程序，而且這一組微程序設計好之后，一般無須改變而且也不好改變 2.動態(tài)微程序設計 采用EPROM作為控制存儲器，可以通過改變微指令和微程序來改變機器的指令系統(tǒng) 采用動態(tài)微程序設計，微指令和微程序可以根據(jù)需要加以改變，因而可在一臺機器上仿真其它機器指令系統(tǒng),5.6硬布線控制器,硬布線控制器把控制部件看作為產(chǎn)生專門固定時序控制信號的邏輯電路（以使用最少元件和取得最高操作速度為設計目標） 硬布線控制的優(yōu)點：速度較快；缺點：不容易修改添加新功能 微程序控制的優(yōu)點：具有規(guī)整性、靈活性、可維護性等；缺點：采用存

22、儲程序原理，需要執(zhí)行多條微指令，速度較慢,5.7傳統(tǒng)CPU,M6800CPU 是一個比較典型的單總線結構的微處理器 M6800CPU是一種8位微處理器，采用單一的5V電源。時鐘脈沖采用兩相(1，2)，主頻為1MHz，由外面加入CPU。 M6800的CPU主要包括8位的ALU，16位的程序計數(shù)器、16位的堆棧指示器和16位的變址寄存器，兩個8位的累加器和一個8位的狀態(tài)條件碼寄存器，一個8位的指令寄存器以及指令譯碼與控制部件(即操作控制器)。此外還有一個8位的數(shù)據(jù)緩沖寄存器和一個16位的地址緩沖寄存器。 ALU部件執(zhí)行算術運算和邏輯操作，它們包括邏輯“與”、邏輯“或”、邏輯“異或”、求補、比較、加

23、法、減法、十進制調(diào)整等。 在M6800中，主存地址和外設地址是統(tǒng)一編址的，因此，在65536個地址中有一部分是為外圍設備使用的。,傳統(tǒng)CPU舉例,Intel 8088CPU Intel 8088是一種通用的準16位微處理器，其內(nèi)部結構為16位，與外部交換的數(shù)據(jù)為8位。它可以處理16位數(shù)據(jù)(具有16位運算指令，包括乘除法指令)，也可處理8位數(shù)據(jù)。它有20條地址線，直接尋址能力達到1M字節(jié)。 CPU 從功能上來說分成總線接口單元BIU和執(zhí)行單元EU兩大部分。 BIU負責與存儲器和外圍設備接口，即8088 CPU與存儲器和外圍設備之間的信息傳送，都是由BIU進行的。 EU 部分負責指令的執(zhí)行。取指部

24、分與執(zhí)行指令部分是獨立并行工作的，在一條指令的執(zhí)行過程中，可取出下一條(或多條)指令，在指令流隊列寄存器中排隊。在一條指令執(zhí)行完以后就可以立即執(zhí)行下一條指令，減少了CPU為取指令而等待的時間，提高了系統(tǒng)的運行速度。,傳統(tǒng)CPU舉例,IBM 370CPU 32位CPU ALU部件按功能不同分為如下三個子部件：(1)定點運算，包括整數(shù)計算和有效地址的計算；(2)浮點運算；(3)可變長運算，包括十進制算術運算和字符串操作。 為了存放地址和數(shù)據(jù)，使用了兩組獨立的可編址寄存器，16個通用寄存器用來存放操作數(shù)和運算結果，且可用作變址寄存器。4個浮點寄存器用于浮點運算。數(shù)據(jù)寄存器DR、地址寄存器AR、指令寄

25、存器IR是標準化的。 Intel 80486CPU 32位CPU 通過采用流水技術，以及微程序控制和硬布線邏輯控制相結合的方式，進一步縮短可變長指令的譯碼時間，達到基本指令可以在一個時鐘周期內(nèi)完成。,傳統(tǒng)CPU舉例,486芯片內(nèi)部包含一個8KB的數(shù)據(jù)和指令混合性cache，為頻繁訪問的指令和數(shù)據(jù)提供快速的內(nèi)部存儲，從而使系統(tǒng)總線有更多的時間用于其他控制。 486芯片內(nèi)部包含了增強性80387協(xié)處理器，稱為浮點運算部件(FPU)。由于FPU功能擴充，且放在CPU內(nèi)部，使引線縮短，故速度比80387提高了35倍。 486 CPU的內(nèi)部數(shù)據(jù)總線寬度為64位，這也是它縮短指令周期的一個原因。而外部數(shù)據(jù)

26、總線的寬度也可以自動轉換。 地址信號線擴充到32位，可以處理4GB(232字節(jié))的物理存儲空間。如果利用虛擬存儲器，其存儲空間達64TB(246字節(jié))。,5.8 流水CPU,洗衣房的流水作業(yè) 三個階段： 1. 水洗(30) 2. 烘干(40) 3. 熨燙(20),演示,5.8.1 并行處理技術,并行性（Parallelism）： 在同一時刻或是同一時間間隔內(nèi)完成兩種或兩種以上性質(zhì)相同或不相同的工作 同時性（Simultaneity）：同一時刻發(fā)生的并行性 并發(fā)性（Concurrency）：同一個時間間隔內(nèi)發(fā)生的并行性 并行性的等級 指令內(nèi)部并行：微操作之間 指令級并行（ILP：Instruct

27、ion Level Parallel） 線程級并行（TLP：Thread Level Parallel ） 程序級并行 系統(tǒng)級并行：分布式系統(tǒng)、多機系統(tǒng)、機群系統(tǒng),提高并行性的技術途徑,時間重疊（Time-interleaving）時間并行 多個過程在時間上相互錯開，輪流重疊地使用同一套硬件設備的各個部分 資源重復（Resource-replication）空間并行 通過重復設置資源（尤其是硬件資源），提高性能 資源共享（Resource-sharing） 使多個任務按一定時間順序輪流使用同一套硬件設備 單機系統(tǒng)中并行性的發(fā)展9.1.3 指令流水線，部件冗余，分時系統(tǒng) 多機系統(tǒng)中并行性的發(fā)展9

28、.1.4 多機系統(tǒng) 耦合度：松散耦合、緊密耦合,5.8.2 流水CPU的結構,指令流水線 IF（Instruction Fetch）取指令階段 ID（Instruction Decode）指令譯碼階段 EX（Execute）執(zhí)行運算階段 MEM（Memory Access）存儲器訪問階段 WB（Write Back）寫回結果階段,WB,流水線的時空圖,流水線技術：把一個重復的過程分解為若干個子過程，每個子程序可以與其他子過程同時進行 描述流水線的工作，最常用的方法是時間-空間圖（時空圖） 橫坐標：表示時間，即各個任務在流水線中所經(jīng)過的時間 縱坐標：表示空間，即流水線的各個子過程，也稱為級、段、

29、流水線深度(Stage),非流水計算機的時空圖,每4個機器周期才有一個輸出結果,流水計算機的時空圖,每個機器周期可以輸出一個結果,演示,流水線的特點,流水線實際上是把一個功能部件分解成多個獨立的子功能部件（一個任務也就分成了幾個子任務，每個子任務由一個子功能部件完成），并依靠多個子功能部件并行工作來縮短所有任務的執(zhí)行時間 流水線有助于提高整個程序（所有任務）的吞吐率，但并沒有減少每個指令（任務）的執(zhí)行時間 流水線各個功能段所需時間應盡量相等。否則，時間長的功能段將成為流水線的“瓶頸”，會造成流水線的“阻塞”（Stall） 流水線開始需要“通過時間” (Fill)和最后需要“排空時間”(Drai

30、n)。流水線只有處理連續(xù)不斷的任務才能發(fā)揮其效率,5.8.3 流水線中的主要問題,流水線中存在一些相關(沖突、冒險Hazard，相關、依賴Dependence，競爭Competition)的情況，它使得下一條指令無法在設計的時鐘周期內(nèi)執(zhí)行。這些相關將降低流水線性能 主要有三種類型的相關（沖突） 結構相關（資源沖突）：當指令重疊執(zhí)行過程中，硬件資源滿足不了指令重疊執(zhí)行的要求 數(shù)據(jù)相關（數(shù)據(jù)沖突） ：在同時執(zhí)行的多條指令中，一條指令依賴前一條指令的執(zhí)行結果(數(shù)據(jù))卻無法得到 控制相關（控制沖突）：流水線遇到分支指令或其他改變PC值的指令,1. 資源相關,資源相關是指多條指令進入流水線后，在同一機器

31、時鐘周期內(nèi)爭用同一個功能部件所發(fā)生的沖突 例：假定一條指令流水線由五段組成，且僅有IF過程和MEM過程需要訪問存儲器,I1與I4兩條指令在時鐘4爭用存儲器資源的相關沖突,2. 數(shù)據(jù)相關,ADD R1, R2, R3; R2R3R1 SUB R4, R1, R5; R1R5R4 AND R6, R1, R7; R1R7R0,指令發(fā)生數(shù)據(jù)相關沖突,3. 控制相關,控制相關沖突由轉移指令（分支指令）引起 執(zhí)行轉移指令時，依據(jù)轉移條件的產(chǎn)生結果 可能為順序取下條指令 也可能轉移到新的目標地址取指令 地址不定，流水線需要暫停、發(fā)生斷流 轉移指令主要有： 無條件轉移指令：跳轉、過程調(diào)用和返回 條件分支指令

32、,【例5】流水線中有三類數(shù)據(jù)相關沖突：寫后讀(RAW)相關；讀后寫(WAR)相關；寫后寫(WAW)相關 I1: ADD R1, R2, R3；R2R3R1 I2: SUB R4, R1, R5；R1R5R4 I3: STA M(x), R3；R3M(x) I4: ADD R3, R4, R5；R4R5R3 I5: MUL R3, R1, R2；R1R2R3 I6: ADD R3, R4, R5；R4R5R3,RAW,WAR,WAW,指令動態(tài)調(diào)度策略,簡單指令流水線技術的一個主要局限 指令順序發(fā)射(in-order issue)按序發(fā)射 指令順序執(zhí)行(in-order execution) 如果

33、一條指令在流水線中，與之相關的指令及其后面的指令都不能進行處理 改進指令流水線，只要指令操作數(shù)就緒就執(zhí)行， 指令亂序執(zhí)行(out-of-order execution) 指令亂序結束(out-of-order completion),MUL R0, R2, R4 ADD R6, R0, R8 SUB R7, R3, R1,多指令流出技術,進一步改進指令流水線，實現(xiàn)一個時鐘周期發(fā)射（流出issue）多條指令 超標量(Superscalar)處理器：每個時鐘周期發(fā)射多條指令（18） 超長指令字(VLIW: Very Long Instruction Word)：通過編譯器調(diào)度無關的多條指令（416

34、）形成一條長指令，每個時鐘周期發(fā)射一條長指令 超級流水線(Super pipelining)：將每個功能部件進一步流水化，使得一個功能部件在一個時鐘周期中可以處理多條指令（可以簡單地理解為很長的流水線）,多發(fā)射流水線,80486的整數(shù)指令流水線,5級指令流水線，每級1個時鐘周期 PF指令預?。╬refetch） D1指令譯碼1（decode stage 1） 對所有操作碼和尋址方式信息進行譯碼 D2指令譯碼2（decode stage 2） 將操作碼擴展為ALU的控制信號，存儲器地址計算 EX指令執(zhí)行（execute） 完成ALU操作和Cache存取 WB回寫（write back） 更新在E

35、X步驟得到的寄存器數(shù)據(jù)和狀態(tài)標志,Pentium的超標量流水線,類似80486的5級流水線，后3級可以在兩個流水線同時進行 指令預取PF和指令譯碼D1步驟可以并行取出、譯碼2條簡單指令，然后分別發(fā)向U和V流水線 在滿足指令配對的條件下，Pentium可以每個時鐘周期執(zhí)行完2條指令,Pentium的超標量結構,Pentium III的動態(tài)執(zhí)行結構,5.9 RISC CPU,RISC的三個要素 (1)一個有限的簡單的指令集 (2)CPU配備大量的通用寄存器 (3)強調(diào)對指令流水線的優(yōu)化,5.9.1 RISC機器的特點, 等長指令，典型長度是4個字節(jié)(32位） 尋址方式少且簡單，一般為23種 只有取

36、數(shù)指令和存數(shù)指令訪問存儲器 指令數(shù)目一般少于100種，指令格式一般少于4種 指令功能簡單，控制器多采用硬布線方式 指令的執(zhí)行時間為一個處理時鐘周期 整數(shù)寄存器的個數(shù)不少于32個 強調(diào)通用寄存器資源的優(yōu)化使用 支持指令流水并強調(diào)指令流水的優(yōu)化使用 RlSC技術的編譯程序復雜,RISC與CISC的主要特征對比,5.10 多媒體CPU,5.10.1 多媒體技術的主要問題,媒體（media）：傳遞信息的媒介 包括存儲信息的實體與傳遞信息的載體 多媒體（multimedia）技術：計算機把各種不同的電子媒質(zhì)集成起來，統(tǒng)一進行存儲、處理和傳輸 多媒體技術：將多媒體信息，經(jīng)計算機設備獲取、編輯、存儲等處理后

37、，以多媒體形式表現(xiàn)出來的技術 多媒體技術解決的主要問題 1.圖像與聲音的壓縮技術 2.適應多媒體技術的軟件技術 3.計算機系統(tǒng)結構方面的技術,計算機體系結構的分類,根據(jù)指令流和數(shù)據(jù)流的并行情況，F(xiàn)lynn1966提出了對所有計算機進行分類的簡單模型 單指令流、單數(shù)據(jù)流SISD：單處理器系統(tǒng) 單指令流、多數(shù)據(jù)流SIMD： 多媒體指令和向量計算機 多指令流、單數(shù)據(jù)流MISD：尚無商用 多指令流、多數(shù)據(jù)流MIMD： 每個處理器取用自己的指令并對自己的數(shù)據(jù)進行操作。通常使用現(xiàn)有的微處理器實現(xiàn),SIMD stands for Single Instruction Multiple Data,SIMD指令

38、,SIMD指令是能夠同時處理多個數(shù)據(jù)的指令，用于擴展通用處理器對多媒體數(shù)據(jù)的處理能力 許多應用需要多媒體處理能力 桌面應用 3D 圖形，語音識別，視頻/音頻解碼 服務器 視頻/音頻編碼，數(shù)字圖書館和媒體挖掘，計算機動畫，3D建模和著色 嵌入系統(tǒng) 3D 圖形，視頻/音頻解碼編碼，圖像處理、信號處理,MMX數(shù)據(jù)類型,MMX (multimedia extensions),SSE/SSE2/SSE3數(shù)據(jù)類型,SSE（Streaming SIMD Extensions）,SIMD指令飽和運算,a2+b2,a2+b2,a1+b1,a1+b1,a0+b0,a0+b0,SIMD指令乘加運算,SIMD指令比較

39、指令,SIMD指令類型轉換,SIMD指令操作模式,SSE指令 128位操作模式,SSE指令 32位操作模式,5.11 CPU性能評價,CPU性能與3個要素有關 時鐘頻率f 每條指令需要的時鐘周期數(shù)CPI 指令條數(shù)IN 時鐘周期長度t1/f CPU時鐘周期數(shù)NcCPIIN,5.11.1 CPU性能公式,補充例題,假設在一般程序中浮點開平方操作FPSQR所占的比例為2%，它的CPI為100；其他浮點操作FP所占的比例為23%，它的CPI4.0；其余75%指令的CPI1.33，計算該處理機的CPI。如果FPSQR操作的CPI也為4.0，重新計算CPI。 解答： CPI11002%423%1.3375

40、%3.92 CPI2425%1.3375%2.00,例題7,有兩種條件分支指令的設計方案： CPUA：比較指令設置條件碼，條件分支指令測試條件碼進行分支 CPUB：條件分支指令包括比較、并進行分支 兩種方案中，條件分支指令占用2個時鐘周期、其他指令占用1個時鐘周期 CPUA的條件分支指令占20%，比較指令也占20% CPUB的時鐘周期比CPUA慢25 哪個CPU更快？,例題7解答,CPIA0.220.811.2 CPU時間AINA1.2tA CPUB沒有獨立的比較指令：INB 0.8INA CPUB條件分支指令所占比例： 20%80%25%0.25 CPIB0.2520.7511.25 CPU

41、時間BINB CPIBtB 0.8INA1.25tB INAtB tBtA0.25tA 1.25tA CPU時間BINA1.25tA CPU時間A,5.11.2 性能評價標準,最初： 執(zhí)行單項操作的時間，例如：加法操作時間 改進為： 平均指令執(zhí)行時間 進一步成為容易理解的： 每秒百萬條指令（Million Instructions Per Second） 同時出現(xiàn)： MFLOPS（每秒百萬浮點操作） 最終形成： 測試程序（Benchmarks）,測試程序,實際應用程序 修正的（或者腳本化）應用程序 核心測試程序 Livermore Loops和Linpack 小型測試程序 Quicksort，

42、Puzzle和Sieve 合成測試程序 Whetstone和Dhrystone,基準測試程序組件,SPEC (Standard Performance Evaluation Corporation) http:/www.spec.org SPEC89SPEC92SPEC95SPEC2000 11個整數(shù)基準程序（CINT2000） 14個浮點基準程序（CFP2000） WinBench 99 and Winstone 2004 WinBench 99：measures the performance of a PCs graphics, disk, processor, and video su

43、bsystems Business Winstone 2004：application-based benchmark that measures a PCs overall performance,CPU時間與CPU性能,衡量性能最可靠的標準：真實程序的執(zhí)行時間 真實程序的執(zhí)行時間 CPU時間I/O操作等時間 CPU時間 用戶CPU時間系統(tǒng)CPU時間 CPU性能對應用戶CPU時間 CPU時間還可細分為用戶CPU時間及系統(tǒng)CPU時間，前者表示用戶程序所花費的CPU時間，后者表示用戶程序運行期間操作系統(tǒng)花費的CPU時間。,例題8,一臺40MHz處理器執(zhí)行標準測試程序 求：CPI，MIPS和執(zhí)行時

44、間T,例題8解答,CPI(45000132000215000280002)(4500032000150008000) 1.55（時鐘周期/指令） MIPSf/(CPI106)40106/(1.55106) 25.81 (百萬條指令/秒) T（45000132000215000280002）（40106） 3.87103（秒）,第5章習題,1. 在CPU基本模型中，主要有哪些寄存器？ 2. 區(qū)別如下兩組概念 指令周期、CPU周期、時鐘周期 微命令、微指令、指令 3. 什么是計算機體系結構中的并行性，它包括哪兩種含義？有哪些提高并行性的基本技術方法？ 4. 什么是指令流水線技術，它有什么特點？主要

45、有哪些問題影響流水線效率？ 5. SIMD，MMX和SSE各表示什么含義？ 6. 說明CPI和MIPS的含義，給出它們的計算公式。,第5章教學要求-1,熟悉CPU的基本模型和主要寄存器的作用 理解指令周期、CPU周期（機器周期、總線周期）和時鐘周期（T周期）的概念和區(qū)別 了解CLA、ADD、STA和JMP指令在CPU基本模型的執(zhí)行過程 理解微程序控制器和硬布線控制器的實現(xiàn)特點，了解微命令、微操作、微指令和微程序的概念 熟悉并行性的概念和提高并行性的技術途徑 掌握指令流水線的思想，理解流水CPU的時空圖 掌握資源相關、數(shù)據(jù)相關和控制相關的概念,第5章教學要求-2,掌握SISD、SIMD、MIMD

46、的分類概念，理解多媒體指令的并行處理特點 掌握CPU性能公式以及CPI、MIPS的計算方法,第五章 小結, 本章小結,CPU是計算機的中央處理部件，具有指令控制、操作控制、時間控制、數(shù)據(jù)加工等基本功能。 早期的CPU由運算器和控制器兩大部分組成。隨著高密度集成電路技術的發(fā)展，當今的CPU芯片變成運算器、cache和控制器三大部分，其中還包括浮點運算器、存儲管理部件等。CPU中至少要有如下六類寄存器：指令寄存器、程序計數(shù)器、地址寄存器、緩沖寄存器、通用寄存器、狀態(tài)條件寄存器。 CPU從存儲器取出一條指令并執(zhí)行這條指令的時間和稱為指令周期。由于各種指令的操作功能不同，各種指令的指令周期是不盡相同的

47、。劃分指令周期，是設計操作控制器的重要依據(jù)。 時序信號產(chǎn)生器提供CPU周期(也稱機器周期)所需的時序信號。操作控制器利用這些時序信號進行定時，有條不紊地取出一條指令并執(zhí)行這條指令。時序部件是計算機的機內(nèi)時鐘，它用其產(chǎn)生的周期狀態(tài)、節(jié)拍電位及時標脈沖去對指令周期進行時間劃分，刻度和標定。, 本章小結,微程序設計技術是利用軟件方法設計操作控制器的一門技術，具有規(guī)整性、靈活性、可維護性等一系列優(yōu)點，因而在計算機設計中得到了廣泛應用，并取代了早期采用的硬布線控制器設計技術。但是隨著VLSI技術的發(fā)展和對機器速度的要求，硬布線邏輯設計思想又得到了重視。 硬布線控制器的基本思想是：某一微操作控制信號是指令

48、操作碼譯碼輸出、時序信號和狀態(tài)條件信號的邏輯函數(shù)，即用布爾代數(shù)寫出邏輯表達式，然后用門電路，觸發(fā)器等器件實現(xiàn)。 不論微型機還是巨型機，并行處理技術已成為計算機技術發(fā)展的主流。并行處理技術可貫穿于信息加工的各個步驟和階段。概括起來，主要有三種形式：(1)時間并行，(2)空間并行，(3)時間并行+空間并行。 流水CPU是以時間并行性為原理構造的處理器，是一種非常經(jīng)濟而實用的并行技術。目前的高性能微處理器幾乎無一例外地使用了流水技術。流水中的主要問題是資源相關、數(shù)據(jù)相關和控制相關，為此需要采取相應的技術對策，才能保證流水線暢通而不斷流。, 本章小結,RISC CPU是繼承CISC的成功技術，并在克服CISC機器缺點的基礎上發(fā)展起來的。RISC機器的三個基本要素是：(1)一個有限的簡單指令集，(2)CPU配備大量的通用寄存器，(3)強調(diào)的指令流水線的優(yōu)化。注意，RISC機器一定是流水CPU，但流水CPU不一定是RISC機器。如奔騰CPU是流水CPU，但奔騰機是CISC機器。 多媒體CPU是帶有MMX技術的處理器。MMX是一種多媒體擴展結構技術，特別適合于圖像數(shù)據(jù)處理，極大地提高了計算機在多媒體和通信應用方面的功能。多媒體CPU以新一代奔騰CPU為代表。,