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1、目錄1 引言11.1 課程設(shè)計(jì)的目的21.2 課程設(shè)計(jì)的內(nèi)容22 EDA、VHDL簡(jiǎn)介22.1 EDA技術(shù)22.2 硬件描述語言VHDL32.2.1 VHDL的簡(jiǎn)介3 VHDL語言的特點(diǎn)32.2.3 VHDL的設(shè)計(jì)流程43設(shè)計(jì)過程53.1 設(shè)計(jì)規(guī)劃53.2 頂層模塊設(shè)計(jì)63.3 底層模塊設(shè)計(jì)64 系統(tǒng)仿真135 結(jié)束語166參考文獻(xiàn)171 引言在科技高度開展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速開展。尤其是計(jì)算機(jī)應(yīng)用的開展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成，如： 、mp3等。而且將來的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊。各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。電
2、腦各局部在工作時(shí)多是一時(shí)間為基準(zhǔn)的。本文就是基于計(jì)算機(jī)電路的時(shí)鐘脈沖信號(hào)、狀態(tài)控制等原理設(shè)計(jì)出的數(shù)字秒表。秒表在很多領(lǐng)域充當(dāng)一個(gè)重要的角色。在各種比賽中對(duì)秒表的精確度要求很高，尤其是一些科學(xué)實(shí)驗(yàn)。他們對(duì)時(shí)間精確度到達(dá)了幾納秒級(jí)別。1.1 課程設(shè)計(jì)的目的本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用根底上，了解EDA技術(shù)，對(duì)計(jì)算機(jī)系統(tǒng)中時(shí)鐘控制系統(tǒng)進(jìn)一步了解，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過對(duì)數(shù)字秒表的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計(jì)深入理
3、解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，到達(dá)課程設(shè)計(jì)的目標(biāo)。1.2 課程設(shè)計(jì)的內(nèi)容利用VHDL語言設(shè)計(jì)基于計(jì)算機(jī)電路中時(shí)鐘脈沖原理的數(shù)字秒表。該數(shù)字秒表能對(duì)0秒59分59.99秒范圍進(jìn)行計(jì)時(shí)，顯示最長(zhǎng)時(shí)間是59分59秒。計(jì)時(shí)精度到達(dá)10ms。設(shè)計(jì)了復(fù)位開關(guān)和啟停開關(guān)。復(fù)位開關(guān)可以在任何情況下使用，使用以后計(jì)時(shí)器清零，并做好下一次計(jì)時(shí)的準(zhǔn)備。2 EDA、VHDL簡(jiǎn)介2.1 EDA技術(shù)EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對(duì)于特
4、定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進(jìn)行三個(gè)方面的設(shè)計(jì)工作：IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。沒有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求。2.2 硬件描述語言VHDL VHDL的簡(jiǎn)介VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)IEEE STD 1076-1987。199
5、3年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡(jiǎn)稱93版?，F(xiàn)在，VHDL和Veril
6、og作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大局部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL語言的特點(diǎn)VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)
7、。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。1與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最正確的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。4對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏
8、輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。5VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.2.3 VHDL的設(shè)計(jì)流程它主要包括以下幾個(gè)步驟：1.文本編輯：2.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。4.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)
9、計(jì)好的邏輯安放PLD/FPGA內(nèi)。5.時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。也叫后仿真 通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具。6.器件編程3設(shè)計(jì)過程 設(shè)計(jì)規(guī)劃根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)的組成框圖如圖31所示。數(shù)字秒表計(jì)時(shí)控制電路計(jì)時(shí)電路顯示電路控制模塊時(shí)基分頻電路計(jì)數(shù)器掃描電路譯碼器六進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器圖31 系統(tǒng)組成框圖系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，它主要是由控制模塊、時(shí)基分頻模塊、計(jì)時(shí)模塊和顯示模塊四局部組成。1控制模塊 計(jì)時(shí)控制模塊的作用是對(duì)計(jì)時(shí)過程進(jìn)行控制。計(jì)時(shí)控制模塊可用兩個(gè)按鈕開關(guān)來完成秒表的啟動(dòng)、停止和復(fù)位。2計(jì)時(shí)模塊 計(jì)時(shí)模
10、塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)的方法是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。由于計(jì)時(shí)范圍是0秒59分59.59秒，所以計(jì)時(shí)器可以由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)100進(jìn)制計(jì)數(shù)器構(gòu)成，其中分和秒采用60進(jìn)制計(jì)數(shù)器，毫秒采用100進(jìn)制計(jì)數(shù)器。3顯示模塊計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED七段譯碼數(shù)碼管上顯示出來。計(jì)時(shí)電路產(chǎn)生的計(jì)時(shí)值經(jīng)過BCD七段譯碼后，驅(qū)動(dòng)LED數(shù)碼管。3.2 頂層模塊設(shè)計(jì)以上所描述的模塊的程序編寫均在同一工程下，由程序生成的元件也在該工程下，所以可以在該工程下再建一原理圖作為頂層，將所需要的元件按照要求進(jìn)行連線，參加輸入輸出處端口并改名。包層原理圖，并將原理圖置為頂層文件。如以下圖：3.3 底層模塊設(shè)計(jì) 底層單
11、元模塊共有七個(gè)，全部用VHDL語言描述。它主要是由計(jì)時(shí)電路、計(jì)時(shí)控制電路及顯示電路組成。.1 計(jì)時(shí)模塊計(jì)時(shí)電路執(zhí)行計(jì)時(shí)功能，主要是由時(shí)基分頻器、計(jì)數(shù)器組成。計(jì)時(shí)方法是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)，計(jì)數(shù)器是由一個(gè)100進(jìn)制計(jì)數(shù)器和兩個(gè)60進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位采用100進(jìn)制計(jì)數(shù)器，秒位和分位采用60進(jìn)制計(jì)數(shù)器。100進(jìn)制計(jì)數(shù)器的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt100 is port(cs,clk:in std_logic; co:buffer std_logic
12、; s_10ms,s_100ms:buffer std_logic_vector(3 downto 0); clear:in std_logic);end ;architecture behave of cnt100 issignal clock:std_logic;beginprocess(clk) variable count1:integer range 0 to 5;begin if clkevent and clk=1 then if count15 then count1:=count1+1; else clock=not clock; count1:=0; end if; end
13、 if;end process;process(clock,cs,clear)begin if clear=0 then if cs=1 then if clockevent and clock=1 then co=0; if s_10ms=9 then s_10ms0); if s_100ms=9 then s_100ms0);co=not co; else s_100ms=s_100ms+1; end if; else s_10ms=s_10ms+1; end if; end if; else s_10ms=s_10ms;s_100ms=s_100ms; end if;else s_10m
14、s0);s_100ms0);end if;end process;end behave;60秒進(jìn)制計(jì)數(shù)器源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60s is port(clk:in std_logic; co:buffer std_logic; s_1s,s_10s:buffer std_logic_vector(3 downto 0); clear:in std_logic);end ;architecture behave of cnt60s isbegin
15、 process(clk)begin if clear=0 then if clkevent and clk=1 then co=0; if s_1s=9 then s_1s0); if s_10s=5 then s_10s0);co=not co; else s_10s= s_10s+1; end if; else s_1s= s_1s+1; end if; end if;else s_1s0);s_10s0);end if;end process;end behave;60分進(jìn)制源程序：library ieee;use ieee.std_logic_1164.all;use ieee.st
16、d_logic_unsigned.all;entity cnt60m is port(clk:in std_logic; s_1min,s_10min:buffer std_logic_vector(3 downto 0); clear:in std_logic);end ;architecture behave of cnt60m isbegin process(clk)begin if clear=0 then if clkevent and clk=1 then if s_1min=9 then s_1min0); if s_10min=5 then s_10min0); else s_
17、10min= s_10min+1; end if; else s_1min= s_1min+1; end if; end if; else s_1min0);s_10min0);end if;end process;end behave;3.3.2 分頻模塊分頻模塊的作用把輸入時(shí)鐘信號(hào)變?yōu)榉诸l輸出信號(hào)。源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpin is port (clk:in std_logic; f
18、t:out std_logic);end fenpin;architecture a of fenpin issignal fm:std_logic;beginprocess(clk)variable num:integer range 0 to 100;beginif clkevent and clk=1 then if num50 then num:=num+1; else num:=1; fm=not fm; end if ;end if;ft=fm;end process;end a;3.3.3 顯示模塊計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED數(shù)碼管上顯示出來。計(jì)時(shí)電路產(chǎn)生的值經(jīng)過BCD七
19、段譯碼后，驅(qū)動(dòng)LED數(shù)碼管。BCD七段譯碼器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY BCD IS PORT( BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END BCD;ARCHITECTURE ART OF BCD ISBEGINLEDyyyyyynull; end case;end process;end behave;4 系統(tǒng)仿真（1） 分頻模塊的仿真如圖
20、4-1所示圖 4-1 分頻器仿真圖clk為時(shí)鐘輸入信號(hào)，ft為分頻輸出信號(hào)。（2） 計(jì)時(shí)電路模塊的仿真如圖 4-2圖4-4所示 六十秒進(jìn)制計(jì)數(shù)器的仿真如圖4-2所示 六十分進(jìn)制計(jì)數(shù)器的方針如圖4-3所示 一百進(jìn)制計(jì)數(shù)器的仿真如圖4-4所示圖4-2 六十秒進(jìn)制計(jì)數(shù)器的仿真圖圖4-3六十分進(jìn)制計(jì)數(shù)器的仿真圖圖 4-4一百進(jìn)制計(jì)數(shù)器的仿真圖（3） 顯示電路模塊的仿真如圖45所示 BCD七段譯碼器驅(qū)動(dòng)器的仿真如圖 4-5所示圖4-5 BCD七段譯碼器的仿真圖5 結(jié)束語開始做設(shè)計(jì)時(shí)總是會(huì)犯一些錯(cuò)誤，只有經(jīng)過不停的改錯(cuò)不停的編譯得到正確的程序說明了作為軟件編程人員是不能粗心大意的，一個(gè)程序的質(zhì)量的上下與你
21、細(xì)心與否有著一定的聯(lián)系。在編程時(shí)，我充分使用了結(jié)構(gòu)化的思想，這樣程序檢查起來也比較方便，調(diào)試時(shí)也給了我很大方便，只要一個(gè)模塊一個(gè)模塊的進(jìn)行調(diào)就可以了，充分表達(dá)了結(jié)構(gòu)化編程的優(yōu)勢(shì)。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差異及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)本錢，這種設(shè)計(jì)方法在數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 6參考文獻(xiàn)1
eda課程設(shè)計(jì) 秒表計(jì)時(shí)器 王斯
