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西安郵電學院研究生課程考試試題標準答案及評分標準西安郵電學院研究生課程考試試題標準答案及評分標準（20112012學年第二學期）課程名稱數字信號處理的FPGA實現試卷類型A卷專業(yè)年級電子、通信工程一年級研究生考試時間（分鐘）120分鐘 一、簡述題（共 30 分，每小題 15 分）（段前0.5行、小四號黑體）1. 簡述FPGA和DSP芯片在數字信號處理具體應用中的區(qū)別。2. 簡述 ALTERA signal tap工具的理解。 二、論述題（共 30 分，每小題 15 分）1硬件驗證與軟件仿真在實際使用中有何區(qū)別，并舉例說明？2論述Wimax系統(tǒng)的組成及功能。三、創(chuàng)新設計題（共 40 分，每小題 20 分）1. 設計DSP Bulider使用流程。2. 設計 一基于2FFT（2048 point）的FPGA設計架構圖 。 試題標準答案及評分標準1. 簡述FPGA和DSP芯片在數字信號處理具體應用中的區(qū)別。DSP基本是串行的，并行程度有限，但是編程調試要容易許多；FPGA可以在資源允許的前提下，盡量的提高硬件的并行程度，但是其面向更低的邏輯層，因此設計和調試都要復雜，尤其是并行程序調試，現在還沒有好的解決方案；DSP易于實現一些復雜的信號處理算法，目前的高端FPGA都集成了DSP核。DSP與FPGA性能比較：DSP內部結構使它所具有的優(yōu)勢為:所有指令的執(zhí)行時間都是單周期,指令采用流水線,內部的數據、地址、指令及DMA(Direct Memory Access直接存儲器存取)總線分開,有較多的寄存器。與通用微處理器相比,DSP芯片的通用功能相對較弱些。DSP是專門的微處理器,適用于條件進程,特別是較復雜的多算法任務。在運算上它受制于時鐘速率,而且每個時鐘周期所做的有用操作的數目也受限制。例如TMS320C6201只有兩個乘法器和一個200 MHz 的時鐘,這樣只能在每秒完成400M的乘法。將模擬算法、具體指標要求映射到通用DSP中,比較典型的DSP通過匯編或高級語言如C語言進行編程,實時實現方案。如果DSP采用標準C程序,這種C代碼可以實現高層的分支邏輯和判斷。例如通信系統(tǒng)的協(xié)議堆棧,這是很難在FPGA上實現的。從效果來說,采用DSP器件的優(yōu)勢在于:軟件更新速度快,極大地提高了系統(tǒng)的可靠性、通用性、可更換性和靈活性,但DSP的不足是受到串行指令流的限制。FPGA有很多自由的門,通過將這些門連接起來形成乘法器、寄存器、地址發(fā)生器等等。這些只要在框圖級完成,許多塊可以從簡單的門到FIR(Finite Impulse Response 有限沖激響應)或FFT(Fast Fourier Transform 快速傅里葉變換)在很高的級別完成。但它的性能受到它所有的門數及時鐘速度的限制。例如,一個具有20萬門的Virtex 器件可以實現200MHz時鐘的10個16位的乘法器。 FPGA包含有大量實現組合邏輯的資源,可以完成較大規(guī)模的組合邏輯電路設計;與此同時,它還包含有相當數量的觸發(fā)器,借助這些觸發(fā)器,FPGA又能完成復雜的時序邏輯功能。通過使用各種EDA (Electronic Design Automatic 電子設計自動化)工具,設計人員可以很方便地將復雜的電路在FPGA中實現。象微處理器一樣,許多FPGA可以無限的重新編程,加載一個新的設計方案只需要幾百毫秒。甚至現場產品可以很簡單而且快速的實現。這樣,利用重配置可以減少硬件的開銷。2. 簡述 ALTERA signal tap工具的理解。 調試FPGA 是一個比較艱巨的任務，設計越是復雜，則在驗證設計上所花的時間和金錢就越多。為了能讓產品盡快地占領市場，我們必須盡可能地減少驗證時間。此時，驗證工具的優(yōu)勢就體現出來了。Altera 的SignalTap II 邏輯分析儀是Altera StratixII、Stratix、StratixGX、Cyclone、Cyclone II、APEX II、APEX 20KE、APEX 20KC、APEX 20K、Excalibur、Mercury 等系列FPGA 的在線、片內信號分析工具。與硬件邏輯分析儀相比，SignalTap 具有成本低廉、使用方便、靈活性大等特點。 SignalTap II 是一款功能強大且極具實用性的FPGA片上debug工具軟件，它集成在altera公司提供的FPGA開發(fā)工具Quartus II中SignalTap II全稱SignalTap II Logic Analyzer是第二代系統(tǒng)級調試工具，可以捕獲和顯示實時信號，觀察在系統(tǒng)設計中的硬件和軟件之間的互相作用。Quartus II軟件可以選擇要捕獲的信號、開始捕獲的時間，以及要捕獲多少數據樣本。還可以選擇時間數據從器件的存儲器塊通過JTAG端口傳送至SignalTap II Logic Analyzer，還是至I/O引腳以供外部邏輯分析儀或示波器使用。將實時數據提供給工程師幫助debug。 SignalTap II獲取實時數據的原理是在工程中引入Megafunction中的ELA（Embedded Logic Analyzer），以預先設定的時鐘采樣實時數據，并存儲于FPGA片上ram資源中，然后通過JTAG傳送回Quartus II分析?？梢奡ignalTap II，其實也是在工程額外加入了模塊來采集信號，所以使用SignalTap II需要一定的代價，首先是邏輯單元（ELA），其次是ram，如果工程中剩余的ram資源比較充足，則SignalTap II 一次可以采集較多的數據，相應的如果FPGA資源已被工程耗盡則無法使用SignalTap II調試。1. 硬件驗證與軟件仿真在實際使用中有何區(qū)別，并舉例說明？硬件驗證，顧名思義就是通過仿真、時序分析、上板調試等手段檢驗設計正確性的過程，FPGA開發(fā)流程中，驗證主要包括功能驗證和時序驗證兩個部分。功能驗證，也就是前仿真，屬于軟件仿真。利用Modelsim、VCS等仿真工具對設計進行仿真，檢驗設計的功能是否正確；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。仿真過程能及時發(fā)現設計中的錯誤，加快了設計進度，提高了設計的可靠性。在一個硬件的開發(fā)中，如果沒有軟件的仿真模擬，那硬件就很難確認是否可用。所以，才會有硬件驗證的程序。簡單的說：例如：CAD軟件，是一個機械制圖軟件，可以把它想像成“仿真模擬”，制出成型之前，就必需要有驗證程序確認，才能量產。 例如：FPGA，開發(fā)流程和IC的開發(fā)流程相似，設計輸入，功能驗證，布局布線，時序驗證，生成并下載BIT或PROM文件，進行板級調試。在以上幾個主要開發(fā)步驟當中，屬于硬件驗證的有功能仿真和時序驗證兩個步驟。這就是先軟件仿真和后硬件驗證的不同處，相異處。2論述Wimax系統(tǒng)的組成及功能。Wimax(Worldwide Interoperability for Microwave Access),即全球微波互聯接入。Wimax也叫80216無線城域網或802.16。WiMAX是一項新興的寬帶無線接入技術，能提供面向互聯網的高速連接，數據傳輸距離最遠可達50km。WiMAX還具有QoS保障、傳輸速率高、業(yè)務豐富多樣等優(yōu)點。WiMAX的技術起點較高，采用了代表未來通信技術發(fā)展方向的OFDM/OFDMA、AAS、MIMO等先進技術，隨著技術標準的發(fā)展，WiMAX逐步實現寬帶業(yè)務的移動化，而3G則實現移動業(yè)務的寬帶化，兩種網絡的融合程度會越來越高。網絡結構組成和功能：WiMAX網絡體系包括：核心網、用戶基站（SS）、基站（BS）、接力站（RS）、用戶終端設備（TE）和網管。（1）核心網絡：WiMAX連接的核心網絡通常為傳統(tǒng)交換網或因特網。WiMAX提供核心網絡與基站間的連接接口，但WiMAX系統(tǒng)并不包括核心網絡。（2）基站：基站提供用戶基站與核心網絡間的連接，通常采用扇形/定向天線或全向天線，可提供靈活的子信道部署與配置功能，并根據用戶群體狀況不斷升級擴展網絡。（3）用戶基站：屬于基站的一種，提供基站與用戶終端設備間的中繼連接，通常采用固定天線，并被安裝在屋頂上?；九c用戶基站間采用動態(tài)適應性信號調制模式。（4）接力站：在點到多點體系結構中，接力站通常用于提高基站的覆蓋能力，也就是說充當一個基站和若干個用戶基站（或用戶終端設備）間信息的中繼站。接力站面向用戶側的下行頻率可以與其面向激戰(zhàn)的上行頻率相同，當然也可以采用不同的頻率。（5）用戶終端設備：WiMAX系統(tǒng)定義用戶終端設備與用戶基站間的連接接口，提供用戶終端設備的接入。但用戶終端設備本身并不屬于WiMAX系統(tǒng)。（6）網管系統(tǒng)：用于監(jiān)視和控制網內所有的基站和用戶基站，提供查詢、狀態(tài)監(jiān)控、軟件下載、系統(tǒng)參數配置等功能。1. 設計DSP Bulider使用流程。DSP Builder設計包括兩套流程：自動流程和手動流程： 設計流程的第一步：在Matlab/Simulink中進行設計輸入，在Matlab/Simulink中建立一個模型文件（mdl文件），用圖形方式調用DSP Builder和其它Simulink庫中的模塊，構成系統(tǒng)級或算法級設計框圖。利用Simulink的圖形化仿真、分析功能，分析此設計模型的正確性，完成模型仿真。第一步設計同一般的Matlab/Simulink建模過程幾乎沒什么區(qū)別，所不同的是，設計采用了DSP Builder庫。設計流程第二步：通過SignalCompiler把Simulink的模型文件轉化為硬件描述語言文件，以供其它的EDA（Quartus II、ModelSim 等）軟件處理，這些軟件不能直接處理Matlab/Simulink產生的模型文件，那么DSP Builder中的SignalCompiler模塊用于完成模型文件到硬件描述語言文件的轉換，轉換之后的HDL文件是RTL級（寄存器傳輸級，即可綜合的格式）。 設計流程的第三步：執(zhí)行RTL級的仿真，DSP Builder 支持自動流程的ModelSim仿真。用戶也可以利用第二步產生的VHDL文件使用其它的仿真工具軟件手動地進行仿真。 設計流程的第四步： 使用第二步SignalCompiler產生的VHDL文件進行RTL級的綜合，網表產生和適配等處理，DSP Builder支持自動流程和手動流程兩種方式：自動流程中可以選擇讓DSP Builder自動調用Quartus II等EDA軟件來完成相應的工作；手動模式允許用戶選擇相應的軟件來完成相應的工作，手動模式需要更多的干預，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。 第三步和第四步可以不分先后。 設計流程的第五步：在Quartus II中編譯用戶的設計，最后將設計下載，進行測試驗證。經過測試、驗證的設計可以單獨執(zhí)行相應的DSP功能。如果DSP Builder產生的DSP模型只是整個設計中的一個子模塊，那么可以在設計中調用DSP Builder產生的VHDL文件，以構成完成的設計。設計DSP Bulider使用流程流程圖：2. 設計 一基于2FFT（2048 point）的FPGA設計架構圖 。 評分標準：簡答題1. 對FPGA和DSP概念清晰描述 5分 掌握FPGA和DSP如何應用于數字信號處理 5分 描述FPGA和DSP的主要區(qū)別5分 2. 描述出ALTERA signal tap工具的作用 5分 知道ALTERA signal tap工具如何使用5分 掌握ALTERA signal tap工具的優(yōu)缺點 5分論述題 1. 對硬件驗證與軟件仿真概念清晰描述 5分 掌握硬件驗證與軟件仿真的具體作用 5分 舉出實際的應用例子 5分 2. 對Wimax系統(tǒng)清晰解釋 5分掌握Wimax 的組成 5分 描述各組成模塊的功能 5分創(chuàng)新設計題：1和2評分標準相同 給出設計思路和原理 8分 設計出具體的模型 5分 設計出創(chuàng)新的，即不同于教參的 7分 第6頁 共6頁