自動升降電梯控制設計.doc

武漢理工大學課程設計課程設計任務書學生姓名： 鄭義 專業(yè)班級： 通信1103 指導教師： 陳適 工作單位： 信息學院 題 目: 頻分復用 初始條件：Quartus II軟件、PC機要求完成的主要任務: （包括課程設計工作量及其技術要求，以及說明書撰寫等具體要求）設計任務：根據(jù)自動電梯工作原理，用quartus ii軟件設計一個自動升降電梯控制器。該系統(tǒng)主要由四個模塊構成：外部數(shù)據(jù)高速采集模塊設計、信號存儲模塊、基于FPGA的中央處理模塊和信號的輸出、顯示模塊。設計要求：（1） 設計一個6層樓的電梯控制器；（2） 該控制器可控制電梯完成6層樓的載客服而且遵循方向優(yōu)先原則，并能響應提前關門延時關門，并具有超載報警和故障報警；（3） 同時指示電梯運行情況和電梯內(nèi)外請求信息。時間安排： 序號設 計 內(nèi) 容所 用 時 間1根據(jù)課題的技術指標，確定整體方案，并進行參數(shù)設計計算2天2根據(jù)實驗條件進行全部或部分程序的編寫與調(diào)試，并完成基本功能7天3總結編寫課程設計報告1天合 計2周指導教師簽名： 2014年 6 月 18 日系主任（或責任教師）簽名： 2014 年 6 月 18 日目錄摘 要1ABSTRAC2第一章 緒論3第二章 EDA技術的介紹42.1 EDA技術的基本特征42.2 EDA技術的基本設計方法62.3 QuartusII軟件介紹9第三章 總體方案設計103.1設計的目的103.2 設計要求103.3設計的基礎依據(jù)113.3.1VHDL語言介紹113.3.2 VHDL的特點113.3.3 VHDL的設計步驟123.3.4 VHDL語言編程格式12第四章 電梯控制設計方案144.1 電梯控制器的總體設計方案144.2電梯運行控制流程圖如下154.3 六層電梯控制器的設計思路16第五章 程序設計及調(diào)試175.1 程序流程分析175.2 程序設計說明185.2.1端口、寄存器設計說明185.2.2模塊設計說明195.2.3具體語句設計說明205.3 程序調(diào)試及引腳鎖定24第六章 程序仿真276.1建立波形輸入276.2電梯功能的實現(xiàn)與仿真286.2.1 仿真步驟286.2.2 電梯功能實現(xiàn)與仿真結果分析30第七章 設計總結347.1 可行性分析347.2 芯片選型分析34參考文獻36附錄37摘 要 電梯作為垂直方向的交通工具，在高層建筑和公共場所已成為不可或缺的設備。中國是全球最大的電梯市場，也具有最強的電梯生產(chǎn)能力，但由于缺乏自主知識產(chǎn)權和核心技術，自主品牌占市場的份額很少。隨著社會需求的變化，電梯朝著節(jié)能、環(huán)保及智能化方向發(fā)展。EDA技術打破了軟件和硬件間的壁壘，是計算機的軟件技術與硬件實現(xiàn)、設計效率與產(chǎn)品能合二為一，它代表了電子技術和應用技術的發(fā)展方向。VHDL主要用于描述數(shù)字系統(tǒng)的接口，結構和功能，它的語法簡單易懂，移植性好。本設計采用VHDL，源程序Altera公司的Quartus II軟件仿真。運用有限狀態(tài)機的設計方法，設計了兩個進程相互配合，狀態(tài)機進程作為主要進程，信號燈控制進程作為輔助進程。在主進程中定義了7個狀態(tài)，分別是“stopon1”“dooropen”“doorclose”“doorwait4”“up”“down”和“stop”,在電梯時鐘的觸發(fā)下，通過當前狀態(tài)和信號燈信號判定下一狀態(tài)。信號燈控制進程中，信號燈存儲按鍵請求情況，它的熄滅是由狀態(tài)機進程中傳出的信號來控制。關鍵字：電梯控制器；VHDL；狀態(tài)機；CPLDABSTRAC Elevator has become an indispensable device as a vertical transport in high-rise buildings and public places. China is the worlds largest elevator market ,and also has the highest lift capacity. But the lack of independent intellectual property rights and core technologies, the market share of own brands account for very little. With the changing of the communitys needs, elevator develop towards energy saving, environmental protection and intelligent.EDA breaks the barriers between hardware and software. Not only the computer software technology and hardware but also the design efficiency and product performance are combined. EDA represents the electronic design technology and application technologys development. VHDL digital system is mainly used to describe the interface, structure and function. Its syntax is easy and transplantable.This design which uses VHDL simulated by Alteras Quartus II software. I use method named finite state machine which two processes complement each other. The state machine process act as the main process, and the signal control process act as a assistant. Seven states were defined in the main process, namely “stopon1” “dooropen” “doorclose” “doorwait4” “up”“down” and “stop”. Triggered by the lifts clock, the next state is determined by the current state and the signal. In signal control process, registers keep input value, and lamps black out when the control process, registers keep input value, and lamps black out when the control signal in the main process is high value.Key words: Elevator Controller；VHDL State Machine；CPLD第一章 緒論 隨著社會的發(fā)展,電梯的使用越來越普遍,已經(jīng)從原來只在商業(yè)大廈,賓館使用,過度到在辦公樓,居民樓等場所使用,并且對電梯功能的要求也不斷提高,相應地其控制方式也在不停地發(fā)生變化.對于電梯的控制,傳統(tǒng)的方法是使用繼電器接觸器控制系統(tǒng)進行控制，隨著技術的 不斷發(fā)展，微型計算機在電梯控制上的 應用日益廣泛，現(xiàn)在已進入全微化控制的時代。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。VHDL具有功能強大的語言結構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言所不能比擬的。VHDL還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。電梯的微機化控制主要有以下幾種形式；1、PLC控制，2、單片機控制 ，3、單板機控制，4、單微機控制，5、多微機控制，6、人工智能控制。隨著EDA技術的快速發(fā)展 ，VHDL已廣泛應用于電子設計與控制的各個方面 本文采用VHDL語言來設計實用六層電梯控制器，其代碼具有良好的可讀性和易理解性，源程序經(jīng)A1tera公司的 Quartus II軟件仿真，目標器件選用CPLD器件。通過對六層電梯控制器的設計，可以發(fā)現(xiàn)本設計有一定的擴展性，而且可以作為更多層電梯控制器實現(xiàn)的基礎。第二章 EDA技術的介紹 電子設計技術的核心就是EDA技術，EDA是指以計算機為工作平臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設計工作，即IC設計、電子電路設計和PCB設計。EDA技術已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算機輔助設計(CAD)階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計算機輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網(wǎng)絡表將兩者結合在一起，實現(xiàn)了工程設計。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。90年代為電子系統(tǒng)設計自動化(EDA)階段。2.1 EDA技術的基本特征EDA代表了當今電子設計技術的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件，這樣的設計方法被稱為高層次的電子設計方法。下面介紹與EDA基本特征有關的幾個概念。1“自頂向下”的設計方法10年前，電子設計的基本思路還是選用標準集成電路“自底向上”地構造出一個新的系統(tǒng)，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。高層次設計是一種“自頂向下”的全新設計方法，這種設計方法首先從系統(tǒng)設計入手，在頂層進行功能方框圖的劃分和結構設計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結構設計上的錯誤，避免設計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設計的一次成功率。2ASIC設計現(xiàn)代電子產(chǎn)品的復雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進行設計。ASIC按照設計方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。設計全定制ASIC芯片時，設計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設計結果交由IC廠家去進行掩模制造，做出產(chǎn)品。這種設計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。半定制ASIC芯片的版圖設計方法分為門陣列設計法和標準單元設計法，這兩種方法都是約束性的設計方法,其主要目的就是簡化設計，以犧牲芯片性能為代價來縮短開發(fā)時間可編程邏輯芯片與上述掩模ASIC的不同之處在于：設計人員完成版圖設計后，在實驗室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。可編程邏輯器件自70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設計生產(chǎn)方便的特點結合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易地轉由掩模ASIC實現(xiàn)，因此開發(fā)風險也大為降低。上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設計方法的實現(xiàn)載體。3.硬件描述語言硬件描述語言（HDL）是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行“A=BC”即可。而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標準（IEEESTD1076）。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次,支持結構、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點：(1)VHDL的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。(2)VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結果的交流、保存和重用。(3)VHDL的設計不依賴于特定的器件，方便了工藝的轉換。(4)VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。4EDA系統(tǒng)框架結構EDA系統(tǒng)框架結構(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結構，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結構都遵守國際CFI組織制定的統(tǒng)一技術標準?？蚣芙Y構能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設計方法的實現(xiàn)基礎。2.2 EDA技術的基本設計方法1電路級設計電路級設計工作流程如圖2.1所示。電子工程師接受系統(tǒng)設計任務 后，首先確定設計方案，并選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設計電路原理圖。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗設計方案在功能方面的正確性。圖2.1電路級設計工作流程仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡表進行PCB板的自動布局布線。在制作PCB板之前還可以進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數(shù)反標回電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。由此可見，電路級的EDA技術使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮短了開發(fā)時間，降低了開發(fā)成本。2系統(tǒng)級設計進入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復雜程度提高；二是產(chǎn)品上市時限緊迫。然而，電路級設計本質(zhì)上是基于門級描述的單層次設計，設計的所有工作（包括設計輸入、仿真和分析、設計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統(tǒng)級設計方法，應運而生。高層次設計是一種“概念驅(qū)動式”設計，設計人員無須通過門級原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節(jié)的束縛，設計人員可以把精力集中于創(chuàng)造性的方案與概念的構思上，一旦這些概念構思以高層次描述的形式輸入計算機，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設計。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉。系統(tǒng)級設計的工作流程圖2.2。首先，工程師按照“自頂向下”的設計方法進行系統(tǒng)劃分。其次，輸入VHDL代碼，這是高層次設計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。第三步是，將以上的設計輸入編譯成標準的VHDL文件。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計的正確性。這一步驟適用大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡表文件,這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項設計結果：(1)適配報告，包括芯片內(nèi)部資源利用情況，設計的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確地預期未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設計要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，則通過更換相應的廠家綜合庫，輕易地轉由ASIC形式實現(xiàn)。圖2.2系統(tǒng)級設計的工作流程綜上所述，EDA技術是電子設計領域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。廣大電子工程人員掌握這一先進技術，這不僅是提高設計效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要，正因EDA在設計控制系統(tǒng)中的這些特點，在電梯控制電路上采用EDA技術進行開發(fā)，越來越受到人們的重視。2.3 QuartusII軟件介紹 Altera公司的QuartusII軟件提供了可編程片上系統(tǒng)（SOPC）設計的一個綜合開發(fā)環(huán)境。Quartus II 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件支持VHDL和Verilog硬件描述語言的設計輸入、基于圖形的設計輸入方式以及集成系統(tǒng)級設計工具。QuartusII軟件可以將設計、綜合、布局和布線以及系統(tǒng)的驗證全部都整合到一個無縫的環(huán)境之中，其中也包括和第三方EDA工具的接口。QuartusII設計軟件根據(jù)設計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個FPGA和CPLD設計階段的解決方案。在實際應用設計中，對程序原理性及可執(zhí)行性的驗證主要集中在程序修改階段，尤其在處理的數(shù)據(jù)復雜、繁多時，Quartus II自帶的波形輸入仿真就很難實現(xiàn)程序的驗證，而且輸出的數(shù)據(jù)不能方便的以波形圖示直觀的呈現(xiàn)，給程序設計者在校驗程序階段帶來了很多的不便。再有，在很多數(shù)字電路設計中，考慮成本的問題，F(xiàn)PGA實現(xiàn)的往往是設計的核心部分，而很多的外圍電路如A/D轉換器、D/A轉換器等仍然使用傳統(tǒng)的接口芯片來實現(xiàn)。而QuartusII 設計只是針對數(shù)字信號，并不支持模擬量的輸入。而僅僅為了便于程序的驗證而用FPGA實現(xiàn)這些外圍電路，會大大延長程序的開發(fā)周期，更會增大開發(fā)的成本。而MATLAB具有強大的運算功能，可以容易的實現(xiàn)A/D、D/A轉換等外圍電路功能，并能以波形形式將結果直觀地呈現(xiàn)，極大地方便了程序設計人員設計應用系統(tǒng)。第三章 總體方案設計3.1設計的目的針對我國樓層層數(shù)的基本水平，本著“一理通，百理明”的原則，本設計希望通過簡單的六層電梯控制器的設計，為廣大電梯設計者提供一個基礎。針對目前中小型電梯所能實現(xiàn)的功能，本控制器虛擬實現(xiàn)以下功能：指示電梯所在樓層電梯基本運行關門延時設置提前關門設置超載報警故障報警3.2 設計要求六層電梯控制器將實現(xiàn)的功能：(1)每層電梯入口處設有上下請求開關，電梯內(nèi)設有顧客到達層次的停站請求開關。(2)設有電梯入口處位置指示裝置及電梯運行模式(上升或下降)指示裝置。(3)電梯每秒升(降)一層樓。(4)電梯到達有停站請求的樓層，經(jīng)過1秒電梯門打開，開門指示燈亮，開門4秒后，電梯門關閉(開門指示燈滅)，電梯繼續(xù)進行，直至執(zhí)行完最后一個請求信號后停留在當前層。(5)能記憶電梯內(nèi)外所有請求，并按照電梯運行規(guī)則按順序響應，每個請求信號保留至執(zhí)行后消除。(6)電梯運行規(guī)則：當電梯處于上升模式時，只響應比電梯所在位置高的上樓請求信號，由下而上逐個執(zhí)行，直到最后一個上樓請求執(zhí)行完畢；如果高層有下樓請求，則直接升到由下樓請求的最高層，然后進入下降模式。當電梯處于下降模式時則與上升模式相反。(7)電梯初始狀態(tài)為一層開門狀態(tài)。3.3設計的基礎依據(jù)現(xiàn)代電子設計技術的核心是EDA技術?；贓DA技術開發(fā)的實現(xiàn)六層電梯自動控制與目前主流的利用可編程邏輯控制器實現(xiàn)電梯控制緊密相連。硬件描述語言是EDA技術的重要組成部分，VHDL是作為電子設計主流硬件的描述語言。使用VHDL語言進行程序設計，在QuartusII軟件上對程序進行編譯、仿真。在MAX2win平臺上開發(fā)具有易學易懂、控制靈活方便、抗干擾能力強、運行穩(wěn)定可靠等優(yōu)點。3.3.1VHDL語言介紹VHDL（Very High Speed Integrated Circuit Hardware Description Language）語言于1983年由美國國防部發(fā)起創(chuàng)建，由電工和電子工程師協(xié)會（the institute of electrical and electronics engineer）進一步發(fā)展并在1987年作為“IEEE1076”發(fā)布。從此，VHDL成為硬件描述語言的業(yè)界標準之一。VHDL作為一個規(guī)范語言和建模語言，具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。VHDL具有與具體硬件電路無關和設計平臺無關的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結構化設計方面，表現(xiàn)了強大的生命力和應用潛力。3.3.2 VHDL的特點 應用VHDL進行系統(tǒng)設計，有以下幾方面的特點：功能強大：VHDL具有功能強大的語言結構。它可以用明確的代碼描述復雜的控制邏輯設計。并且具有多層次的設計描述功能，支持設計庫和可重復使用的元件生成。VHDL是一種設計、仿真和綜合的標準硬件描述語言?？梢浦残裕篤HDL語言是一個標準語言，其設計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設計。獨立性：VHDL的硬件描述與具體的工藝技術和硬件結構無關。設計者可以不懂硬件的結構，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。程序設計的硬件目標器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件?？刹僮餍裕河捎赩HDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結構。靈活性：VHDL最初是作為一種仿真標準格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設計中，隨時可對設計進行仿真模擬。所以，即使在遠離門級的高層次（即使設計尚未完成時），設計者就能夠?qū)φ麄€工程設計的結構和功能的可行性進行查驗，并做出決策。3.3.3 VHDL的設計步驟采用VHDL的系統(tǒng)設計，一般有以下6個步驟。（1）要求的功能模塊劃分；（2）VHDL的設計描述（設計輸入）；（3）代碼仿真模擬（前仿真）；（4）計綜合、優(yōu)化和布局布線；（5）布局布線后的仿真模擬（后仿真）；（6）設計的實現(xiàn)（下載到目標器件）。3.3.4 VHDL語言編程格式 （1）一個完整的VHDL程序是以下五部分組成的： 庫（LIBRARY）：儲存預先已經(jīng)寫好的程序和數(shù)據(jù)的集合。 程序包（PACKAGE）：聲明在設計中將用到的常數(shù)、數(shù)據(jù)類型、元件及子程序。 實體（ENTITY）：聲明到其他實體或其他設計的接口，即定義本定義的輸入輸出端口。 構造體（ARCHITECTUR）：定義實體的實現(xiàn)。 電路的具體描述配置（CONFIGURATION）：一個實體可以有多個構造體，可以通過配置來為實體選擇其中一個構造體。（2）實體實體（ENTITY）是VHDL設計中最其本的組成部分之一（另一個是結構體），VHDL表達的所有設計均與實體有關。實體類似于原理圖中的一個部件符號，它并不描述設計的具體功能，只是定義所需的全部輸入/輸出信號。實體格式如下：ENTITY實體名ISGENERIC（常數(shù)名：數(shù)據(jù)類型：設定值）類屬說明PORT端口說明（端口信號名1；模式 類型；端口信號名2：模式 類型；端口信號名3：模式類型；端口信號名4：模式類型語句或常量定義申明實體語句END實體名；（3）結構體所有能被仿真的實體都由結構體（ARCHITECTURE）描述，即結構體描述實體的結構或行為，一個實體可以有多個結構體，每個結構體分別代表該實體功能的不同實現(xiàn)方案。結構體格式：ARCHITECTURE結構體名OF實體名IS定義語句（元件例化）；BEGIN并行處理語句；END結構體名； 第四章 電梯控制設計方案4.1 電梯控制器的總體設計方案控制器的功能模塊如圖4.1所示，包括主控制器、樓層選擇器、狀態(tài)顯示器、譯碼器和樓層顯示器。乘客在電梯中選擇所要到達的樓層，通過主控制器的處理，電梯開始運行，狀態(tài)顯示器顯示電梯的運行狀態(tài)，電梯所在樓層數(shù)通過譯碼器譯碼從而在樓層顯示器中顯示。由于其他模塊相對簡單很多，所以主控制器是核心部分。 圖4.1電梯控制流程圖4.2電梯運行控制流程圖如下電梯運行控制流程圖如下圖4.2電梯運行控制流程圖4.3 六層電梯控制器的設計思路電梯控制器運用狀態(tài)機的設計方法，思路比較清晰?？梢詫㈦娞莸却拿棵腌娨约伴_門、關門都看成一個獨立的狀態(tài)2。由于電梯又是每秒上升或下降一層，所以就可以通過一個統(tǒng)一的1秒為周期的時鐘來觸發(fā)狀態(tài)機。根據(jù)電梯的實際工作情況，可以把狀態(tài)機設置7個狀態(tài)，分別是“電梯停留在第1層”、“開門”、“關門”、 “開門等待4秒”、“上升”、“下降”和“停止狀態(tài)”。各個狀態(tài)之間的轉換條件可由上面的設計要求所決定。各狀態(tài)機之間轉換圖如圖4.3：圖4.3 狀態(tài)機轉換圖第5章 程序設計及調(diào)試5.1 程序流程分析電梯的運行規(guī)則確立后，需對整個控制程序的設計作一個流程規(guī)范。對程序進行模塊化構思。根據(jù)VHDL語言的規(guī)則，程序必須由最基本的實體和結構體構成。實體對控制器的端口進行定義，結構體對各端口的行為進行描述。因此程序運行需經(jīng)過以下流程：VHDL庫調(diào)用；確立控制器的端口及相關的寄存器；根據(jù)電梯運行規(guī)則，設計相關運行描述；對電梯內(nèi)外信號進行處理。具體流程圖如圖5.1所示。圖5.1流程圖5.2 程序設計說明5.2.1端口、寄存器設計說明（1）由功能要求得到本程序設計的端口必須包括：輸入端口：時鐘（clk，頻率為2Hz）、超載（full）、關門中斷（deng）、提前關門（quick）、清除報警（clr）、電梯外人的上升請求信號（c_u1,c_u2,c_u3, ,c_u4,c_u5）、電梯外人的下降請求信號（c_d2,c_d3,c_d4,c_d5,c_d6）、電梯內(nèi)人的請求信號（d1,d2,d3,d4,d5,d6）、到達樓層信號（g1,g2,g3,g4,g5,g6）。輸出端口：電梯門控制信號（door）、電梯所在樓層顯示（led）電梯外人上升請求信號顯示（led_c_u）、電梯外人下降請求信號顯示（led_c_d）、電梯內(nèi)請求信號顯示（led_d）、看門狗報警信號（wahaha）、電梯運動方向顯示（ud）、超載警告信號（alarm）、電機控制信號（up,down）。其分布如圖所示。圖5.2 電梯端口分布圖（2）程序要求的寄存器（中間信號）包括：電梯內(nèi)人請求信號寄存信號（d11,d22,d33,d44,d55,d66）、電梯外人上升請求信號寄存信號（c_u11,c_u22,c_u33,c_u44,c_u55）、電梯外人下降請求信號寄存信號（c_d22,c_d33,c_d44,c_d55,c_d66）、分頻信號（q）、關門延時計數(shù)器（q1）、看門狗計數(shù)器（q2）、電梯內(nèi)外請求信號寄存器（dd,cc_u,cc_d,dd_cc）、開門使能信號（opendoor）、電梯運動方向信號寄存器（updown）、預備上升、預備下降預操作使能信號（en_up,en_dw）。5.2.2模塊設計說明本程序由三個基本模塊組成，包括調(diào)用VHDL庫模塊、實體設計模塊和結構體設計模塊。而在結構體模塊中又內(nèi)嵌有進程執(zhí)行單元。調(diào)用VHDL庫使用library語句，本程序應用了VHDL庫中的“通用ieee庫”和“標準std庫” 。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity實體設計模塊entity dianti is port ( clk : in std_logic;-時鐘信號（頻率為2Hz） full,deng,quick,clr : in std_logic; -超載、關門中斷、提前關門、清除報警信號 c_u1,c_u2,c_u3,c_u4,c_u5: in std_logic; -電梯外人的上升請求信號 c_d2,c_d3,c_d4,c_d5,c_d6: in std_logic; -電梯外人的下降請求信號 d1,d2,d3,d4,d5,d6 : in std_logic;-電梯內(nèi)人的請求信號 g1,g2,g3,g4,g5,g6 : in std_logic;-到達樓層信號 door : out std_logic_vector(1 downto 0);-電梯門控制信號 led : out std_logic_vector(6 downto 0);-電梯所在樓層顯示（數(shù)碼管顯示） led_c_u:out std_logic_vector(5 downto 0);-電梯外人上升請求信號顯示 led_c_d:out std_logic_vector(5 downto 0);-電梯外人下降請求信號顯示 led_d : out std_logic_vector(5 downto 0);-電梯內(nèi)請求信號顯示 wahaha : out std_logic;-看門狗報警信號 ud,alarm : out std_logic;-電梯運動方向顯示，超載警告信號up,down : out std_logic );-電機控制信號和電梯運動end dianti;（3）archi結構體設計模塊和process進程執(zhí)行單元architecture behav of dianti issignal d11,d22,d33,d44,d55,d66:std_logic; -電梯內(nèi)人請求信號寄存信號signal c_u11,c_u22,c_u33,c_u44,c_u55:std_logic;-電梯外人上升請求信號寄存信號signal c_d22,c_d33,c_d44,c_d55,c_d66:std_logic;-電梯外人下降請求信號寄存信號signal q:integer range 0 to 1;-分頻信號signal q1:integer range 0 to 6;-關門延時計數(shù)器 signal q2:integer range 0 to 9;-看門狗計數(shù)器signal dd,cc_u,cc_d,dd_cc:std_logic_vector(5 downto 0);-電梯內(nèi)外請求信號寄存器signal opendoor:std_logic;-開門使能信號signal updown:std_logic;-電梯運動方向信號寄存器signal en_up,en_dw:std_logic;-預備上升、預備下降預操作使能信號beginprocess(clk)begin。（進程語句具體看附錄）end behav;5.2.3具體語句設計說明上文已說明了構成VHDL程序的兩大部分實體和結構體的相關語句。在這些語句里，賦值語句占了相當一部分。在VHDL語言里，賦值符號一般都是“<=”符號，具體形式如下：beginif clkevent and clk=1 then if clr=1 then q1<=0;q2<=0;wahaha<=0;elsif full=1 then alarm<=1; q1<=0;if q1>=3 then door<="10" else door<="00" end if;。VHDL語言也具有與一般編程語言相同的一些語句邏輯結構，如上述中的“ifthenelsifthen；”等。這是VHDL中的順序語句，與我們常見的C語言中的if作為條件語句不同。在結構體中對電梯的運行行為作出描述，其中電梯處于二樓五樓情況復雜些，以下給出二樓情況的具體說明。elsif g2=1 then led<="0010010" -電梯到達2樓，數(shù)碼管顯示2if updown=1 then -電梯前一運動狀態(tài)位上升 if d22=1 or c_u22=1 thend22<=0; c_u22<=0; opendoor<=1; -有當前層的請求，則電梯進入開門狀態(tài) elsif dd_cc>"00000011" then en_up<=1;en_dw<=0; opendoor<=0; -有上升請求，則電梯進入預備上升狀態(tài) elsif dd_cc<"00000010" then en_dw<=1;en_up<=0; opendoor<=0;-有下降請求，則電梯進入預備下降狀態(tài) end if; -電梯前一運動狀態(tài)為下降 elsif d22=1 or c_d22=1 thend22<=0; c_d22<=0;opendoor<=1; -有當前層的請求，則電梯進入開門狀態(tài)elsif dd_cc<"00000010" then en_dw<=1;en_up<=0; opendoor<=0; -有下降請求，則電梯進入預備下降狀態(tài) elsif dd_cc>"00000011" thenen_up<=1;en_dw<=0; opendoor<=0; -有上升請求，則電梯進入預備上升狀態(tài) end if;在上述語句中的“elsif g2=1then led<=“0010010；”，led的賦值之所以為“0010010”是根據(jù)共陽極七段數(shù)字顯示器的發(fā)光段排列的。 可發(fā)光段a、b、c、e、g形成一個2字。以此類推，在一樓時led賦值為“100111”，三樓時為“0000110”，四樓時為在進程執(zhí)行單元里，對電梯在樓層時的操作情況作出了描述，例如：開門、關門延時、超載報警、故障報警以及電梯內(nèi)的請求信號處理，具體說明給出如下：process(clk)beginif clkevent and clk=1 then if clr=1 then q1<=0;q2<=0;wahaha<=0;-清除故障報警 elsif full=1 then alarm<=1; q1<=0;-超載報警if q1>=3 then door<="10" else door<="00" end if; elsif q=1 then q<=0;alarm<=0; if q2=3 then wahaha<=1; -故障報警 else if opendoor=1 then door<="10"q1<=0;q2<=0;up<=0;down<=0;-開門操作 elsif en_up=1 then -上升預操作 if deng=1 then door<="10"q1<=0;q2<=q2+1;-關門中斷 elsif quick=1 then q1<=3;-提前關門 elsif q1=6 then door<="00"updown<=1;up<=1; -關門完畢，電梯進入上升狀態(tài) elsif q1>=3 then door<="01"q1<=q1+1; -電梯進入關門狀態(tài) else q1<=q1+1;door<="00" -電梯進入等待狀態(tài) end if; elsif en_dw=1 then -下降預操作 if deng=1 then door<="10"q1<=0;q2<=q2+1; elsif quick=1 then q1<=3; elsif q1=6 then door<="00"updown<=0;down<=1; elsif q1>=3 then door<="01"q1<=q1+1; else q1<=q1+1;door<="00" end if; end if;。else q<=1;alarm<=0; -清除超載報警 if d1=1 then d11<=d1; -對電梯內(nèi)人請求信號進行檢測和寄存 elsif d2=1 then d22<=d2; elsif d3=1 then d33<=d3; elsif d4=1 then d44<=d4; elsif d5=1 then d55<=d5; elsif d6=1 then d66<=d6; end if; if c_u1=1 then c_u11<=c_u1; -對電梯外人上升請求信號進行檢測和寄存 elsif c_u2=1 then c_u22<=c_u2; elsif c_u3=1 then c_u33<=c_u3; elsif c_u4=1 then c_u44<=c_u4; elsif c_u5=1 then c_u55<=c_u5; end if; if c_d2=1 then c_d22<=c_d2; -對電梯外人下降請求信號進行檢測和寄存 elsif c_d3=1 then c_d33<=c_d3; elsif c_d4=1 then c_d44<=c_d4; elsif c_d5=1 then c_d55<=c_d5; elsif c_d6=1 then c_d66<=c_d6;end if; dd<=d66&d55&d44&d33&d22&d11; -電梯內(nèi)人請求信號并置 cc_u<=0&c_u55&c_u44&c_u33&c_u22&c_u11; -電梯外人上升請求信號并置 cc_d<=c_d66&c_d55&c_d44&c_d33&c_d22&0; -電梯外人下降請求信號并置 dd_cc<=dd or cc_u or cc_d; -電梯內(nèi)、外人請求信號進行綜合 end if; ud<=updown; -電梯運動狀態(tài)顯示 led_d<=dd; -電梯內(nèi)人請求信號顯示 led_c_u<=cc_u; -電梯外人上升請求信號顯示 led_c_d<=cc_d; -電梯外人下降請求信號顯示 end if; 5.3 程序調(diào)試及引腳鎖定（1）建立好工作目錄，以便設計工程項目的存儲，打開QuartusII軟件，（2）在工具欄中選擇“新建”按鈕。選擇“Text Editor file”，如圖5.3所示。圖5.3（3） 在文本輸入界面內(nèi)進行程序輸入，5.4所示圖5.4（4）輸入完畢后，需要對程序進行保存。注意文件名和實體定義名必須保持一致，即dianti，文件后綴名為vhd。（5）保存以后，對程序進行編譯。在編譯前，需要把文件設置為頂層文件或工程文件 Project。選擇菜單“Project”中的“Set as Top-Level Entity”。（6）在“QuartusII”里選擇“Processing”下拉菜單中的“Start Compilation”， 此時，QuartusII軟件會對程序進行糾錯等處理。 （7）然后開始鎖引腳，參考附錄二圖2，引腳鎖定如圖5.5。圖5.5到此程序調(diào)式及引腳鎖定完成。第六章 程序仿真6.1建立波形輸入 (1) 編譯完成后，新建波形編輯器進行設計仿真。選擇菜單“File” 中的“New”項，在New窗口中選擇“Vector Waveform File”，單擊OK按鈕，即出現(xiàn)空白的波形編譯器如圖6.1所示。（2）設置仿真時間區(qū)域，在“Edit”菜單中選擇“End Time”項，在彈出窗口中設置，設置完后對文件進行保存。同樣使用文件名dianti，后綴名則改為vwf。（3）將工程dianti的端口信號名選入波形編輯器中。方法是在編輯器左邊Name下的空白處右擊選擇“Insert Node Or Bus”項，彈出對話框，在Node Filter框中選“Pins：all”，單擊List按鈕，下方的Nodes Found 窗口中出現(xiàn)設計工程的所有端口引腳名。（4） 創(chuàng)立輸入波形。對程序進行仿真，觀察輸出信號，得出結論。如對時鐘信賦于周期如下圖7.1所示。設置好的輸入波形如圖6.2所示。圖6.1設置時鐘clk的周期圖6.2設計好的輸入波形6.2電梯功能的實現(xiàn)與仿真6.2.1 仿真步驟 （1）仿真器參數(shù)設置。選擇菜單“Assignment”中的“Settings”，在“Settings” 窗口下選擇“Category”下的“Simulator”，右側設置如下圖6.3所示 圖6.3選擇仿真控制 （2) 啟動仿真器。現(xiàn)在所有設置進行完畢，在菜單Processing項下選擇Start Simulation，直到出現(xiàn)Simulation was successful，仿真結束。仿真結果如下圖6.4和圖6.5。圖6.4電梯控制程序仿真圖圖6.5電梯控制程序仿真局部放大圖16.2.2 電梯功能實現(xiàn)與仿真結果分析以下將以“電梯停在