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EDA課程設(shè)計之乒乓球游戲機(jī).doc

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EDA課程設(shè)計之乒乓球游戲機(jī).doc

乒乓球游戲機(jī)1. 課程設(shè)計的目的 EDA技術(shù)是電子信息科學(xué)與技術(shù)專業(yè)學(xué)生在電子技術(shù)實驗技能方面綜合性質(zhì)的實驗訓(xùn)練課程,其目的和任務(wù)是通過一周的時間,讓學(xué)生掌握EDA的基本方法,熟悉一種EDA軟件(VHDL),并能利用EDA軟件設(shè)計一個電子技術(shù)綜合問題,為以后進(jìn)行工程實際問題的研究打下設(shè)計基礎(chǔ)。2.設(shè)計方案論證2.1 EDA、VHDL簡介 EDA是指以計算機(jī)為工作平臺,融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包,它根據(jù)硬件描述語言HDL完成的設(shè)計文件,自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真,直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進(jìn)行三個方面的設(shè)計工作:IC設(shè)計、電子電路設(shè)計和PCB設(shè)計。沒有EDA技術(shù)的支持,想要完成超大規(guī)模集成電路的設(shè)計制造是不可想象的;反過來,生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對EDA技術(shù)提出新的要求。 VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。但是,由于它在一定程度上滿足了當(dāng)時的設(shè)計需求,于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)(IEEE STD 1076-1987)。1993年更進(jìn)一步修訂,變得更加完備,成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前,大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本,IEEE-1076(簡稱87版)之后,各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境,或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年,IEEE對VHDL進(jìn)行了修訂,從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容,公布了新版本的VHDL,即IEEE標(biāo)準(zhǔn)的1076-1993版本(簡稱93版)?,F(xiàn)在,VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言,又得到眾多EDA公司的支持,在電子工程領(lǐng)域,已成為事實上的通用硬件描述語言。有專家認(rèn)為,在新的世紀(jì)中,VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計,用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計的粗略比較:在設(shè)計中,如果采用原理圖輸入的設(shè)計方式是比較直觀的。你要設(shè)計的是什么,你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對一個設(shè)計實體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進(jìn)行工程設(shè)計的優(yōu)點是多方面的。(1)與其他的硬件描述語言相比,VHDL具有更強(qiáng)的行為描述能力,從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu),從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語句和庫函數(shù),使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性,隨時可對設(shè)計進(jìn)行仿真模擬。(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效,高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。(4)對于用VHDL完成的一個確定的設(shè)計,可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。(5)VHDL對設(shè)計的描述具有相對獨立性,設(shè)計者可以不懂硬件的結(jié)構(gòu),也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么,而進(jìn)行獨立的設(shè)計。2.2方案論證2.2.1乒乓游戲機(jī)的功能兩人乒乓游戲機(jī)能夠模擬乒乓球比賽的基本過程和規(guī)則,并能自動裁判和記分。乒乓游戲機(jī)是用8個發(fā)光二極管代表乒乓球臺,中間兩個發(fā)光二極管兼做乒乓球網(wǎng),用點亮的發(fā)光二極管按一定的方向移動來表示球的運動。在游戲機(jī)的兩側(cè)各設(shè)置兩個開關(guān),一個是發(fā)球開關(guān)(S1a,S1b),另一個是擊球開關(guān)(S2a,S2b)。甲乙兩人按乒乓球比賽的規(guī)則來操作開關(guān)。當(dāng)甲方按動發(fā)球開關(guān)S1a時,靠近甲方的第一盞燈亮,然后二極管由甲向乙依次點亮,代表乒乓球在移動。當(dāng)球過網(wǎng)后,按設(shè)計者規(guī)定的球位乙方就可以擊球。若乙方提前擊球或者沒有擊著球,則判乙方失分,甲方記分牌自動加分。然后重新發(fā)球,比賽繼續(xù)進(jìn)行。比賽一直進(jìn)行到一方記分到11分,該局結(jié)束,記分牌清零,可以開始新的一局比賽。具體功能如下:(1)使用乒乓游戲機(jī)的甲乙雙方各在不同的位置發(fā)球或擊球。(2)乒乓球的位置和移動方向由燈亮及依次點燃的方向決定,球移動的速度為0.10.5s移動一位。游戲者根據(jù)球的位置發(fā)出相應(yīng)的動作,提前擊球或者出界均判失分。(3)比賽用11分為一局來進(jìn)行,甲乙雙方都應(yīng)設(shè)置各自的記分牌,任何一方先記滿11分,該方就算勝了此局。記分牌清零后,又可開始新的一局比賽2.2.2乒乓游戲機(jī)設(shè)計思路根據(jù)乒乓游戲機(jī)功能要求,可以分成四個模塊來實現(xiàn),其中corna模塊為整個程序的核心,它實現(xiàn)了整個系統(tǒng)的全部邏輯功能;模塊CH41A在數(shù)碼的片選信號時,送出相應(yīng)的數(shù)據(jù);模塊sel產(chǎn)生數(shù)碼管的片選信號;模塊disp是7段譯碼器。2.3乒乓球各模塊的設(shè)計2.3.1 控制模塊的設(shè)計 模塊CORNA 分兩個進(jìn)程,第一個進(jìn)程實現(xiàn)邏輯功能,第二個進(jìn)程將整數(shù)的記分轉(zhuǎn)換為十進(jìn)制數(shù),便于譯碼顯示。AF,AJ,BF,BJ分別為a方發(fā)球鍵和接球鍵,b方發(fā)球鍵和接球鍵,shift表示球所在的位置。其vhdl程序描述如下: 圖1 模塊CORNA1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CORNAL IS PORT(clr,af,aj,bf,bj,clk:IN STD_LOGIC; shift:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ah,al,bh,bl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); awin,bwin:OUT STD_LOGIC); END CORNAL; ARCHITECTURE behave OF CORNAL IS SIGNAL amark,bmark:INTEGER; BEGIN PROCESS(clr,clk) VARIABLE a,b:STD_LOGIC; VARIABLE she:STD_LOGIC_VECTOR(7DOWNTO0); BEGIN IFclr=0 THEN a:=0; b:=0; she:=”00000000” amark<=0; bmark<=0; ELSIF clkevent and clk=1 THEN IF a=0 and b=0 and af=0THEN a:=1; she:=”10000000”; ELSIF a=0 and b=0 THEN bf=0THEN b:=1; she:=”00000001”; ELSIF a=1 and b=0THEN IF she>8THEN IF bj=0THEN amark<=amark+1; a:=0; b:=0; she:=”00000000”; ELSE she:=0&she(7DOWNTO1); ENDIF; ELSIF she=0 THEN amark<=amark+1; a:=0; b:=0; ELSE IF bj=0 THEN a:=0; b:=1; ELSE she:=0&she(7 DOWNTO 1); ENDIF; ENDIF; ELSIF a=0 and b=1 THEN IF she<16 and she=0 THEN IF aj=0 THEN bmark<=bmark+1; a:=0; b:=0; she:=”00000000”; ELSE she:=she(6 DOWNTO 0)&0; ENDIF; ELSIF she=0 THEN bmark<=bmark+1; a:=0; b:=0; ELSE IF aj=0THEN a:=1; b:=0; ELSE she:=she(6 DOWNTO 0)&0; ENDIF; ENDIF; ENDIF; ENDIF; shift<=she; END PROCESS; PROCESS(clk,clr,amark,bmark) VARIABLE aha,ala,bha,bla:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE tmp1,tmp2:INTEGER; VARIABLE t1,t2:STD_LOGIC; BEGINIF clr=0THEN aha:=”0000”; ala:=”0000”; bha:=”0000”; bla:=”0000”; tmp1:=0; tmp2:=0; t1:=0; t2:=0; ELSIF clkevent and clk=1 THEN IF aha=”0001” and ala=”0001”THEN aha:=”0001”; ala:=”0001”; t1:=1; ELSIF bha=”0001”and bla=”0001”THEN bha:=”0001”; bla:=”0001”; t2:=1; ELSIF amark>tmp1 THEN IF ala=”1001” THEN ala:=”0000”; aha:=aha+1; tmp1:=tmp1+1; ELSE ala:=ala+1; tmp1:=tmp1+1; ENDIF; ELSIF bmark>tmp2 THEN IF bla=”1001” THEN bla:=”0000”; bha:=bha+1; tmp2:=tmp2+1; ELSE bla:=bla+1; tmp2:=tmp2+1; ENDIF; ENDIF; ENDIF; al<=ala; bl<=bla; ah<=aha; bh<=bha; awIN<=t1; bwIN<=t2; END PROCESS; END behav;2.3.2 送數(shù)據(jù)模塊的設(shè)計送數(shù)據(jù)模塊CH41A的vhdl程序描述如下: 圖2 模塊CH41A LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CH41A IS PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0); D0,d1,d2,d3:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CH41A; ARCHITECTURE behave OF CH41A IS BEGIN PROCESS(sel) BEGIN CASE sel IS WHEN”100”=>q<=d0; WHEN”101”=>q<=d1; WHEN”000”=>q<=d2; WHEN others=>q<=d3; END CASE; END PROCESS; END behav;2.3.3 產(chǎn)生數(shù)碼管片選信號模塊的設(shè)計產(chǎn)生數(shù)碼管片選信號模塊sel的vhdl程序描述如下: 圖3數(shù)碼管片選信號模塊sel LIBRARY IEEE; USE IEEE.S TD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sel IS PORT(clk:IN STD_LOGIC; sell:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END sel; ARCHITECTURE behav OF sel IS BEGIN PROCESS(clk) VARIABLE tmp:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF clkevent and clk=1 THEN IF tmp=”000” THEN tmp:=”001”; ELSIF tmp=”001” THEN tmp:=”100”; ELSIF tmp=”100” THEN tmp:=”101”; ELSIF tmp=”101” THEN tmp:=”000”; END IF; END IF; sell<=tmp; END PROCESS; END behav;2.3.4 7段譯碼器模塊的設(shè)計 7段譯碼器模塊disp的vhdl的程序描述如下: 圖4 7段譯碼器模塊disp LIBRARY IEEE; USE IEEE.S TD_LOGIC_1164.ALL; ENTITY disp IS PORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END disp; ARCHITECTURE behav OF disp IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN”0000”=>q<=”0111111”; WHEN”0001”=>q<=”0000110”; WHEN”0010”=>q<=”1011011”; WHEN”0011”=>q<=”1001111”; WHEN”0100”=>q<=”1100110”; WHEN”0101”=>q<=”1101101”; WHEN”0110”=>q<=”1111101”; WHEN”0111”=>q<=”0100111”; WHEN”1000”=>q<=”1111111”; WHEN others=>q<=”1101111”; END CASE; END PROCESS; END behav;3.設(shè)計結(jié)果與分析3.1系統(tǒng)的波形仿真 圖5所示為A方發(fā)球,在恰當(dāng)?shù)臅r候B方接到球,當(dāng)球回到A方時,A方又接到球,但B方再也沒有接到球的仿真波形。 圖5 乒乓球仿真波形一圖6所示為A方兩次發(fā)球,B方?jīng)]有接到球,A方得到2分的仿真波形圖 圖6乒乓球仿真波形二 圖7所示為A方發(fā)球,B方提前擊球的情況,此時,A方得一分。圖中還顯示了A方發(fā)球,B方在規(guī)定的時刻沒有接到球的情況,此時,A方又得一分。 圖7乒乓球仿真波形三 圖4所示為A方得分增加到11分的情況,此時awin輸出高電平,輸出分?jǐn)?shù)保持不變。當(dāng)清零信號按下時,得分清為零,awin輸出恢復(fù)低電平,又可以開始新的一局比賽。 圖8 乒乓球仿真波形四3.2乒乓游戲機(jī)頂層電路圖 圖9 乒乓游戲機(jī)電路圖 4.設(shè)計體會通過本課程的學(xué)習(xí),能夠掌握EDA的基礎(chǔ)知識,進(jìn)一步加深了對EDA的了解,讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時,心里特別的開心。但是在編寫頂層文件的程序時,遇到了不少問題,特別是各元件之間的連接,以及信號的定義,總是有錯誤,在細(xì)心的檢查下,終于找出了錯誤和警告,排除困難后,程序編譯就通過了,心里終于舒了一口氣。在波形仿真時,也能仿真正確了。 課程設(shè)計是培養(yǎng)學(xué)生綜合運用所學(xué)知識,發(fā)現(xiàn)、提出、分析和解決實際問題,鍛煉實踐能力的重要環(huán)節(jié),是對學(xué)生實際工作能力的具體訓(xùn)練和考察過程軟件應(yīng)用十分廣泛,因此學(xué)會應(yīng)用此仿真軟件是十分必要的。 回顧起此次電路的課程設(shè)計,從選題到定稿,從理論到實踐,可以學(xué)到很多很多的的東西,同時不僅可以鞏固了以前所學(xué)過的知識,而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次課程設(shè)計懂得了理論與實際相結(jié)合是很重要的,只有理論知識是遠(yuǎn)遠(yuǎn)不夠的,只有把所學(xué)的理論知識與實踐相結(jié)合起來,從理論中得出結(jié)論,才能真正為社會服務(wù),從而提高自己的實際動手能力和獨立思考的能力。同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處,對以前所學(xué)過的知識理解得不夠深刻,掌握得不夠牢固,通過這次課程設(shè)計之后,一定把以前所學(xué)過的知識重新溫故。有時間多看看各方面書籍,拓寬知識面,不斷充實自我。不管怎么說這次的課程設(shè)計總算是順利的完成了,了解了軟件的用途。不過最后還得經(jīng)過老師的審查,在老師的指導(dǎo)下彌補(bǔ)自己的不足,這樣,這次的課程設(shè)計才會畫上一個完美的句點。5.參考文獻(xiàn)1朱正偉.EDA技術(shù)及應(yīng)用M.清華大學(xué)出版社,2008.8 :30-36.2王松武.常用電路模塊分析與設(shè)計指導(dǎo)M. 清華大學(xué)出版社,2007.11 :39-54.3 廖裕評.CPLD數(shù)字電路設(shè)計使用MAX+plus入門篇M.清華大學(xué)出版社,20074 何希才,鄒炳強(qiáng). 通用電子電路應(yīng)用400例J. 電子工業(yè)出版社,2006.1 :3-11.5 劉南平. 數(shù)字電子電路圖解電子電路基礎(chǔ)系列J.科學(xué)出版社,2009.8 :5-20.6 張亦華.數(shù)字邏輯設(shè)計實驗技術(shù)與EDA工具M(jìn).北京郵電大學(xué)出版社,20037 譚會生.EDA技術(shù)及應(yīng)用M.西安電子科技大學(xué)出版社,20088 門宏. 怎樣看電子電路圖J.科學(xué)社會報,20011.8 :11-22

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