《計(jì)算機(jī)組成原理》典型例題講解.doc

分析設(shè)計(jì)計(jì)算：1.CPU結(jié)構(gòu)如圖1所示，其中有一個(gè)累加寄存器AC，一個(gè)狀態(tài)條件寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。（1） 標(biāo)明圖中四個(gè)寄存器的名稱。（2） 簡(jiǎn)述指令從主存取到控制器的數(shù)據(jù)通路。（3） 簡(jiǎn)述數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存 / 取訪問(wèn)的數(shù)據(jù)通路。 圖1解：（1） a為數(shù)據(jù)緩沖寄存器 DR ，b為指令寄存器 IR ，c為主存地址寄存器，d為程序計(jì)數(shù)器PC。（2） 主存 M 緩沖寄存器 DR 指令寄存器 IR 操作控制器。（3） 存貯器讀 ：M 緩沖寄存器DR ALU AC存貯器寫(xiě) ：AC 緩沖寄存器DR M2. 某機(jī)器中，配有一個(gè)ROM芯片，地址空間0000H3FFFH。現(xiàn)在再用幾個(gè)16K8的芯片構(gòu)成一個(gè)32K8的RAM區(qū)域，使其地址空間為8000HFFFFH。假設(shè)此RAM芯片有/CS和/WE信號(hào)控制端。CPU地址總線為A15A0,數(shù)據(jù)總線為D7D0,控制信號(hào)為R/W，MREQ(存儲(chǔ)器請(qǐng)求)，當(dāng)且僅當(dāng)MREQ和R/W同時(shí)有效時(shí)，CPU才能對(duì)有存儲(chǔ)器進(jìn)行讀(或?qū)?。（1）滿足已知條件的存儲(chǔ)器，畫(huà)出地址碼方案。（2）畫(huà)出此CPU與上述ROM芯片和RAM芯片的連接圖。解：存儲(chǔ)器地址空間分布如圖1所示，分三組，每組16K8位。由此可得存儲(chǔ)器方案要點(diǎn)如下：（1） 用兩片16K*8 RAM芯片位進(jìn)行串聯(lián)連接，構(gòu)成32K*8的RAM區(qū)域。片內(nèi)地址 ：A0 A13 ，片選地址為：A14A15；（2） 譯碼使用2 ：4 譯碼器；（3） 用 /MREQ 作為2 ：4譯碼器使能控制端，該信號(hào)低電平（有效）時(shí)，譯碼器工作。（4） CPU的R / /W信 號(hào)與RAM的/WE端連接，當(dāng)R / W = 1時(shí)存儲(chǔ)器執(zhí)行讀操作， 當(dāng)R / W = 0時(shí)，存儲(chǔ)器執(zhí)行寫(xiě)操作。如圖1ROM16K*8空RAM16K*8RAM16K*800003FFF 8000FFFF圖1CPU與芯片連接如圖2： 圖23. 某機(jī)器中，已知配有一個(gè)地址空間為(00001FFF)16的ROM區(qū)域，現(xiàn)在用一個(gè)SRAM芯片（8K8位）形成一個(gè)16K16位的ROM區(qū)域，起始地址為（2000）16 。假設(shè)SRAM芯片有/CS和/WE控制端，CPU地址總線A15A0 ，數(shù)據(jù)總線為D15D0 ，控制信號(hào)為R / /W（讀 / 寫(xiě)），/MREQ（當(dāng)存儲(chǔ)器讀或?qū)憰r(shí)，該信號(hào)指示地址總線上的地址是有效的）。要求：（1） 滿足已知條件的存儲(chǔ)器，畫(huà)出地址碼方案。（2） 畫(huà)出ROM與RAM同CPU連接圖。解 ：存儲(chǔ)器地址空間分布如圖1所示，分三組，每組8K16位。由此可得存儲(chǔ)器方案要點(diǎn)如下：（5） 組內(nèi)地址 ：A12 A0 （A0為低位）；（6） 組號(hào)譯碼使用2 ：4 譯碼器；（7） RAM1 ，RAM 2 各用兩片SRAM芯片位進(jìn)行并聯(lián)連接，其中一片組成高8位，另一片組成低8位。（8） 用 /MREQ 作為2 ：4譯碼器使能控制端，該信號(hào)低電平（有效）時(shí)，譯碼器工作。（9） CPU的R / /W信 號(hào)與SRAM的/WE端連接，當(dāng)R / W = 1時(shí)存儲(chǔ)器執(zhí)行讀操作， 當(dāng)R / W = 0時(shí)，存儲(chǔ)器執(zhí)行寫(xiě)操作。如圖2 圖1 圖24. 參見(jiàn)下圖數(shù)據(jù)通路，畫(huà)出數(shù)據(jù)指令“STA R1,(R2)”的指令周期流程圖，其含義是將寄存器R1的內(nèi)容傳送至（R2）為地址的存貯單元中。標(biāo)出各微操作信號(hào)序列。解： PCAR MDR DRIR DRM R1DR R2ARPCO ，G ，ARiR / /W = 1 (讀)R1O , G , DRiDRO ，G ，IRiR2O ，G ，ARiR / /W = 0 (寫(xiě)) 5. 用16K1位的動(dòng)態(tài)RAM芯片構(gòu)成64K8位的存儲(chǔ)器，要求： (1)畫(huà)出該存儲(chǔ)器組成的邏輯框圖 (2)設(shè)存儲(chǔ)器的讀寫(xiě)周期均為0.5s，CPU在1s 內(nèi)至少要訪問(wèn)內(nèi)存一次。試問(wèn)采用那種刷新方式比較合理？?jī)纱嗡⑿碌淖畲髸r(shí)間間隔是多少？對(duì)全部存儲(chǔ)單元刷新一遍所需的實(shí)際刷新時(shí)間是多少？解：（1）根據(jù)題意，存儲(chǔ)器總?cè)萘繛?4KB，故地址線總需16位?，F(xiàn)使用16K1位的DRAM芯片，共需32片。芯片本身地址線占14位，所以采用位并聯(lián)與地址串聯(lián)相結(jié)合的方法來(lái)組成整個(gè)存儲(chǔ)器 ，其組成邏輯框圖如圖所示，其中使用一片2：4譯碼器(2) 根據(jù)已知條件，CPU在1s內(nèi)至少需要訪存一次，所以整個(gè)存儲(chǔ)器的平均讀/寫(xiě)周期與單個(gè)存儲(chǔ)器片的讀/寫(xiě)周期相差不多，應(yīng)采用異步式刷新方式比較合理。DRAM存儲(chǔ)器來(lái)講，兩次刷新的最大時(shí)間間隔是2ms. DRAM芯片讀/寫(xiě)周期為0.5s。假定16K1位的RAM芯片由128128矩陣存儲(chǔ)元構(gòu)成，刷新時(shí)只對(duì)128行進(jìn)行異步式刷新，則刷新間隔為2ms/128 =15.6s，可取刷新信號(hào)周期為15s . 6.某16位機(jī)運(yùn)算器框圖如圖所示，其中ALU為加法器，SA,SB為鎖存器，4個(gè)通用寄存器的讀/寫(xiě)控制符號(hào)如下表所示：(1) 請(qǐng)?jiān)O(shè)計(jì)微指令格式（具體考慮控制字段，順序控制字段只畫(huà)框圖）(2) “ADD R0,R1”指令完成（R0） + (R1) R1的操作，畫(huà)出微程序流程圖.解：(1)微指令格式如下： 1 2位 1 2位 1 1 1 1 1 1 RRA0RA1WWA0WA1 LDSALDSBLSBLSBresetIP字段下址字段 其中LDSA,LDSB為鎖存器打入信號(hào)， CLR為SB清零信號(hào)；LSB為SB送原碼控制信號(hào)， /LSB為SB送反碼控制信號(hào)； I為公共微程序信號(hào)(2)流程圖如圖: 7. 某計(jì)算機(jī)的數(shù)據(jù)通路如圖所示，其中M主存， MBR主存數(shù)據(jù)寄存器， MAR主存地址寄存器， R0-R3通用寄存器， IR指令寄存器， PC程序計(jì)數(shù)器（具有自增能力）， C、D-暫存器， ALU算術(shù)邏輯單元（此處做加法器看待）， 移位器左移、右移、直通傳送。所有雙向箭頭表示信息可以雙向傳送。請(qǐng)按數(shù)據(jù)通路圖畫(huà)出“ADD（R1），（R2）+”指令的指令周期流程圖。該指令的含義是兩個(gè)數(shù)進(jìn)行求和操作。其中源操作地址在寄存器R1中，目的操作數(shù)尋址方式為自增型寄存器間接尋址（先取地址后加1）。解：“ADD （R1），（R2）+”指令是SS型指令，兩個(gè)操作數(shù)均在主存中。其中源操作數(shù)地址在R1中，所以是R1間接尋址。目的操作數(shù)地址在R2中，由R2間接尋址，但R2的內(nèi)容在取出操作數(shù)以后要加1進(jìn)行修改。指令周期流程圖如圖8. 下圖所示的處理機(jī)邏輯框圖中，有兩條獨(dú)立的總線和兩個(gè)獨(dú)立的存貯器。已知指令存貯器IM最大容量為16384字（字長(zhǎng)18位），數(shù)據(jù)存貯器DM最大容量是65536字（字長(zhǎng)16位）。 設(shè)處理機(jī)指令格式為： 17 10 9 0 OP X加法指令可寫(xiě)為“ADD X(R1)”。其功能是（AC0） + （Ri）+ X）AC1，其中（Ri）+ X）部分通過(guò)尋址方式指向數(shù)據(jù)存貯器，現(xiàn)取Ri為R1。（1） 請(qǐng)寫(xiě)出下列各寄存器的位數(shù)：程序計(jì)數(shù)器PC； 指令寄存器IR；累加寄存器 AC0和AC1；通用寄存器R0R3；指令存儲(chǔ)器的地址寄存器IAR；指令存儲(chǔ)器的數(shù)據(jù)緩沖寄存器IDR；數(shù)據(jù)存儲(chǔ)器的地址寄存器DAR；數(shù)據(jù)存儲(chǔ)器的數(shù)據(jù)緩沖寄存器DDR。（2） 試畫(huà)出ADD指令從取指令開(kāi)始到執(zhí)行結(jié)束的指令周期流程圖。解：（1） PC=14位 IR=18位 AC0=AC1=16位 R0R3=16位 IAR=14位 IDR=18位 DAR=16位 DDR=16位（2） 加法指令“ADD X（Ri）”是一條隱含指令，其中一個(gè)操作數(shù)來(lái)自AC0，另一個(gè)操作數(shù)在數(shù)據(jù)存貯器中，地址由通用寄存器的內(nèi)容（Ri）加上指令格式中的X量值決定，可認(rèn)為這是一種變址尋址。指令周期流程圖如圖3。圖39.某計(jì)算機(jī)有8條微指令I(lǐng)1I8，每條微指令所包含的微命令控制信號(hào)見(jiàn)下表，aj 分別對(duì)應(yīng)10種不同性質(zhì)的微命令信號(hào)。假設(shè)一條微指令的控制字段僅限8位，請(qǐng)安排微指令的控制字段格式。解：（答案不唯一）為了壓縮指令字的長(zhǎng)度，必須設(shè)法把一個(gè)微指令周期中的互斥性微命令信號(hào)組合在一個(gè)小組中，進(jìn)行分組譯碼。經(jīng)分析，（e ,f ,h）和（b, i, j）可分別組成兩個(gè)小組或兩個(gè)字段，然后進(jìn)行譯碼，可得六個(gè)微命令信號(hào)，剩下的a, c, d, g 四個(gè)微命令信號(hào)可進(jìn)行直接控制，其整個(gè)控制字段組成如下： 01 e 01 b 直接控制 10 f 10i a c d g 11 h 11j 4位 2位 2位 10.設(shè)有一運(yùn)算器數(shù)據(jù)通路如圖2所示。假設(shè)操作數(shù)a和b（補(bǔ)碼）已分別放在通用寄存器R1和R2中，ALU有，M（傳送）三種操作功能。要求：（1） 指出相容性微操作和相斥性微操作。（2） 用字段直接譯碼法設(shè)計(jì)適用此運(yùn)算器的微指令格式。圖2解： （1） 相斥性微操作有如下五組：移位器（R，L，V）ALU（+，-，M）A選通門的4個(gè)控制信號(hào)B選通門的7個(gè)控制信號(hào) 寄存器的4個(gè)輸入和輸出控制信號(hào)相容性微操作：A選通門的任一信號(hào)與B選通門控制信號(hào)B選通門的任一信號(hào)與A選通門控制信號(hào)ALU的任一信號(hào)與加1控制信號(hào)五組控制信號(hào)中組與組之間是相容性的（2）每一小組的控制信號(hào)由于是相斥性的，故可以采用字段直接譯碼法，微指令格式如下： abcdefX X XX X XX XX XXX X X X332214 001 MDRA 001 PCB 01 + 01 R 1+1 0001 Pcout010 R1A 010 R1B 10 - 10 L 0010 Pcin011 R2A 011 R1B 11 M 11 V 0011 R1out100 R3 A 100 R2B 0100 R1in101 R2B 0101 R2out110 R3B 0110 R2in111 R3B 0111 R3out 1000 R3in 【例】CPU的地址總線16根(A15A0，A0為低位)，雙向數(shù)據(jù)總線8根(D7D0)，控制總線中與主存有關(guān)的信號(hào)有MREQ(允許訪存， 低電平有效)，R/W(高電平為讀命令，低電平為寫(xiě)命令)。主存地址空間分配如下：08191為系統(tǒng)程序區(qū)，由只讀存儲(chǔ)芯片組成；819232767為用戶程序區(qū)；最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū)。上述地址為十進(jìn)制，按字節(jié)編址?，F(xiàn)有如下存儲(chǔ)器芯片：EPROM：8K8位(控制端僅有CS);SRAM：16K1位，2K8位，4K8位，8K8位.請(qǐng)從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲(chǔ)器，畫(huà)出主存儲(chǔ)器邏輯框圖，注意畫(huà)出選片邏輯(可選用門電路及38譯碼器74LS138)與CPU 的連接，說(shuō)明選哪些存儲(chǔ)器芯片，選多少片?！窘狻?主存地址空間分布如圖所示。根據(jù)給定條件，選用EPROM：8K8位芯片1片。SRAM：8K8位芯片3片，2K8位芯片1片。38譯碼器僅用Y0，Y1，Y2，Y3和Y7輸出端，且對(duì)最后的2K8位芯片還需加門電路譯碼。主存儲(chǔ)器的組成與CPU連接邏輯圖如圖所示：