二十四小時計時器南理工EDAquartus應(yīng)用

EDA設(shè)計（II）實(shí)驗(yàn)報告第 1頁共 25 頁實(shí)驗(yàn)一二十四小時數(shù)字計時器一、實(shí)驗(yàn)內(nèi)容及題目簡介利用 QuartusII軟件設(shè)計一個數(shù)字鐘，并下載到SmartSOPC實(shí)驗(yàn)系統(tǒng)中，可以完成00:00:00 到 23:59:59 的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點(diǎn)報時等功能。二、實(shí)驗(yàn)設(shè)計要求（1）設(shè)計基本要求1、能進(jìn)行正常的時、分、秒計時功能；2、分別由六個數(shù)碼管顯示時分秒的計時；3、 K1 是系統(tǒng)的使能開關(guān)（4、 K2 是系統(tǒng)的清零開關(guān)（5、 K3 是系統(tǒng)的校分開關(guān)（6、 K4 是系統(tǒng)的校時開關(guān)（K1=0正常工作，K2=0正常工作，K3=0正常工作，K4=0正常工作，K1=1時鐘保持不變）；K2=1時鐘的分、秒全清零）；K3=1時可以快速校分）；K4=1時可以快速校時）；(2) 設(shè)計提高部分要求1、使時鐘具有整點(diǎn)報時功能（當(dāng)時鐘計到5953”時開始報時，在5953” , 59 55” ,59 57” 時報時頻率為 512Hz,5959”時報時頻率為1KHz, ）；2、鬧表設(shè)定功能；3、自己添加其他功能；EDA設(shè)計（II）實(shí)驗(yàn)報告第 2頁共 25 頁三、方案論證數(shù)字鐘整體框圖如下圖所示本實(shí)驗(yàn)的目的是利用 QuartusII 軟件設(shè)計一個多功能的數(shù)字計時器， 使該計時器具有計時，顯示，清零，較分，校時及整點(diǎn)報時功能。依據(jù)上述數(shù)字鐘電路結(jié)構(gòu)方框圖可知，秒計時器和分計時器均為 60 進(jìn)制，小時計時器是 24 進(jìn)制計數(shù)器。當(dāng)秒計時器對 1HZ時鐘脈沖信號計數(shù)到 60 時，產(chǎn)生一個進(jìn)位脈沖， 使分計時器的數(shù)值加 1，同樣，分計時器計數(shù)到 60 時，使小時計時器的數(shù)值加一。秒計數(shù)模塊和分計數(shù)模塊的核心是模 60 的計數(shù)器，時計數(shù)模塊的核心為模 24 的計數(shù)器，并且采用同步計數(shù)的方法，即三個模塊的時鐘信號均來自同一個頻率信號。當(dāng)數(shù)字鐘走時出現(xiàn)誤差時，通過校時電路對時，分的時間進(jìn)行校正，其中校時電路和清零電路只需在原有電路的基礎(chǔ)上采用一定的邏輯門電路實(shí)現(xiàn)。 為了防止機(jī)械開關(guān)造成的抖動，本次實(shí)驗(yàn)我采用 D觸發(fā)器來消抖。系統(tǒng)復(fù)位模塊只需要在計時模塊的清零輸入端輸入有效信號， 即可完成系統(tǒng)復(fù)位功能。譯碼顯示模塊要采用動態(tài)譯碼顯示電路。用數(shù)據(jù)選擇器在控制信號的作用下，選擇輸出秒位、分位或時位，上面所說的控制信號是由一個模 6 計數(shù)器產(chǎn)生的信號。利用一個譯碼器進(jìn)行數(shù)碼管的位碼控制， 輸入的控制信號同樣為模 6 計數(shù)器產(chǎn)生的信號。為了保證數(shù)字鐘走時準(zhǔn)確，時鐘信號源輸出的信號頻率需經(jīng)過分頻器分頻，得到1HZ和 1KHZ時鐘信號。1HZ時鐘信號用于計時， 1KHZ時鐘信號用于動態(tài)掃描譯碼電路。EDA設(shè)計（II）實(shí)驗(yàn)報告第 3頁共 25 頁通過分計時器和秒計時器的引腳在固定時刻采用邏輯門進(jìn)行邏輯運(yùn)算后驅(qū)動蜂鳴器，可實(shí)現(xiàn)整點(diǎn)報時功能，引入不同的頻率信號可改變報時聲音的頻率。四、 各子模塊設(shè)計原理與實(shí)現(xiàn)脈沖發(fā)生器模塊總體設(shè)計脈沖發(fā)生器是數(shù)字電子鐘的核心部分，它的精度和穩(wěn)定度直接決定數(shù)字電子鐘的質(zhì)量。本實(shí)驗(yàn)中，實(shí)驗(yàn)操作板只能提供48MHZ的頻率，為保證數(shù)字電子鐘的正常運(yùn)行，我們需要多種頻率的保障： 電子鐘正常運(yùn)行時1HZ的秒脈沖，動態(tài)掃描譯碼器時1KHZ的掃描脈沖，報時電路中500HZ的低頻信號脈沖。這些脈沖的獲得可通過分頻電路對48MHZ的脈沖信號連續(xù)分頻，選取我們所需要的頻率信號輸入相關(guān)電路即可。具體實(shí)現(xiàn)方法如以下流程圖所示：分頻子模塊原理圖（1）先設(shè)計一個 1M分頻器，利用此分頻器，理論上將得到 48Hz 的頻率信號，同時在 1000 分頻電路輸出端得到 48KHz的頻率信號。該分頻器的設(shè)計，利用 74160 計數(shù)器， 74160 是具有清零、置數(shù)、計數(shù)和禁止計數(shù)（保持） 4 中功能的集成 BCD碼計數(shù)器。用 3 個 74160 級聯(lián)可以形成一個 1000 計數(shù)器，即實(shí)現(xiàn)了 1000 分頻，1M分頻參照1K 分頻設(shè)計。VCCVC1CLK1f rediv inputINPUTVCCVC1CO3VC1CLK1封裝后fdiv2fredivinput48kfre48freinst1EDA設(shè)計（II）實(shí)驗(yàn)報告74160VC174160VC1LDNLDNAABQABQACQBCQBDQCDQCE NTQDENTQDE NPRCOVC1ENPRCOVC1CLRNCLRNCLKCLK1CLKCLK1instCOUNTE Rinst4COUNTER74160VC174160VC1LDNLDNAABQABQACQBCQBDQCDQCE NTQDENTQDE NPRCOVC1ENPRCOVC1CLRNCLRNCLKCLK1CLKCLK1inst6COUNTE Rinst7COUNTER74160LDNAB QAC QBD QCENTQDENPRCOCLRNCLKinst5COUNTER74160LDNAB QAC QBD QCENTQDENPRCOCLRNCLKinst8COUNTER第4頁共25頁CO3CO3OUTPUT48kf reOUTPUT48f re（2）設(shè)計第二個分頻器， 該分頻器為一個模24 的計數(shù)器。模 24 計數(shù)器由兩個 74160實(shí)現(xiàn)。仍然以 74160 為基礎(chǔ)進(jìn)行設(shè)計。當(dāng)輸入 48KHz和 48Hz信號，將得到 2KHz和 2Hz的頻率信號。ql2NAND2qh1CLRNOTmid_outputOUTPUTinst4inst5VCCVC074160VC0LDNABQACQBql2DQCENTQDCLRENPRCOCLRCLRN74160LDNABQAqh1C QBD QCENTQDENP RCO CLRNCL0CLKCL0mid_inputINPUTCLKVCCinstCOUNTERinst1COUNTER波形圖如下所示EDA設(shè)計（II）實(shí)驗(yàn)報告第 5頁共 25 頁fdiv1封裝后mid_inputmid_outputinst（3）最后是一個二分頻電路的實(shí)現(xiàn)，當(dāng)然該分頻器的實(shí)現(xiàn)著實(shí)簡單，通過數(shù)字電路的學(xué)習(xí)便知只需利用一個T 觸發(fā)器便可組合成一個二分頻器。2CVt w o f r e i n p u其波形圖如下圖所示：封裝后fdiv3tw ofreinputtw ofreoutputinst3V C CTFFEV C 2PRNOUTPUTt w o f r e o u t pTQINPUTV C CV C 2ENACLRNi n s t2CV模塊整合總體電路將各分頻子模塊整合為最后的脈沖發(fā)生電路，如圖所示：EDA設(shè)計（II）實(shí)驗(yàn)報告第 6頁共 25頁q51kf refdiv1OUTPUTq1q9q6OUTPUTmid_inputmid_output2f req8OUTPUT512f reinst9q7OUTPUT1f refdiv1fdiv3q2q4q9q3mid_inputmid_outputtw ofreinputtw ofreoutputinstinst10fdiv2fdiv3fdiv3sy steminputINPUTq1q4q6q3q5fredivinput48kfretw ofreinputtwofreoutputtwofreinputtwofreoutputVCCq248freinst1inst3inst11fdiv3fdiv3q6q7q5q8tw ofreinputtwofreoutputtwofreinputtwofreoutputinst7inst12封裝后fdivsysteminput1kfre2fre512fre1freinst計時電路總體設(shè)計計時電路是本實(shí)驗(yàn)基礎(chǔ)電路中的關(guān)鍵電路，也是本實(shí)驗(yàn)的核心之所在。由時計時器、分計時器、秒計時器構(gòu)成。計時電路中的計數(shù)器，可以用 74160 來實(shí)現(xiàn)。分別設(shè)計計時，計分和計秒的電路，計時為023，計分及計秒為059。即，采用模 24 進(jìn)行計時，采用模60 進(jìn)行計分和計秒，在達(dá)到23 時 59 分 59 秒時時鐘自動清零。計時電路各子模塊設(shè)計 秒計數(shù)模塊因?yàn)槊胛坏哪?shù)為60，所以使用兩片74160 來設(shè)計模 60 計數(shù)器，采用置數(shù)法來使計數(shù)器歸零。其電路圖如下所示。EDA設(shè)計（II）實(shí)驗(yàn)報告sec_shi0NAND4sec_shi2LDNsec_ge0sec_ge3inst1第7頁共25頁NOTscoinst6LDNgroundGNDENCLRCLKAND2key _minNOR274160LDNAB QAC QBD QCENTQDENP RCO CLRNLDNsec_ge0 ground sec_ge1sec_ge2sec_ge3CLRCLK74160LDNAsec_shi0BQAsec_shi1CQBsec_shi2DQCsec_shi3ENTQDENPRCOCLRNkey _hrCLKCOUNTERinst5inst7instCLKINPUTVCCCLRINPUTVCCENINPUTVCCkey_minINPUTVCCkey_hrINPUTVCC仿真波形如下圖所示：CLKinst9COUNTEROUTPUTsec_ge3.0OUTPUTsec_shi3.0OUTPUTsco 分計數(shù)模塊分計數(shù)模塊的設(shè)計與秒計數(shù)模塊的設(shè)計思路一致， 只是在決定回零的與非門輸入端數(shù)目比秒計數(shù)模塊的多一個，將其設(shè)置為 ET端。現(xiàn)將其電路圖放置如下：EDA設(shè)計（II）實(shí)驗(yàn)報告min_shi2NAND5min_shi0IN1LDNmin_ge3IN2min_ge0IN3OUTETIN4IN5inst1第8頁共25頁NOTmcoinst7LDN74160groundLDNABQAGNDCQBDQCENENTQDCLRENPRCOCLRNCLKLDNgroundmin_ge0min_ge1min_ge2min_ge3CLRCLK74160LDNAmin_shi0BQAmin_shi1CQBmin_shi2DQCmin_shi3ENTQDENPRCOCLRNCLKCLKinstCOUNTERinst2COUNTERCLKINPUTOUTPUTmin_ge3.0VCCCLRINPUTOUTPUTmin_shi3.0VCCENINPUTOUTPUTmcoVCCETINPUTVCC 時計數(shù)模塊時計數(shù)模塊為一個模24 的計數(shù)器， 與設(shè)計分計數(shù)模塊的考慮一樣，其與非門的輸入端并不是只有 3 個輸入端，還需外加兩個輸入端，這兩個輸入端分別為ET1和 ET2，它們接收來自秒計數(shù)模塊和分計數(shù)模塊的進(jìn)位信號。EDA 設(shè)計（II）實(shí)驗(yàn)報告第 9頁共 25頁NAND4hr_shi1hr_ge1LDNNOThcohr_ge0inst8ETinst3LDNgroundGNDENCLRCLK74160LDNLDNgroundAhr_ge0BQAhr_ge1CQBhr_ge2DQChr_ge3ENTQDENPRCOCLRNCLRCLK74160LDNAhr_shi0BQAhr_shi1CQBhr_shi2DQChr_shi3ENTQDENPRCOCLRNCLKCLKinstCOUNTERinst1COUNTERCLKINPUTOUTPUThr_shi3.0VCCCLRINPUTOUTPUThr_ge3.0VCCENINPUTOUTPUThcoVCCETINPUTVCC仿真波形如下圖所示：這樣，就完成了三個計數(shù)模塊的設(shè)計，進(jìn)行封裝，其封裝圖如下所示：miaofenshiCLKsec_ge3.0CLK min_ge3.0CLKhr_shi3.0CLRsec_shi3.0CLR min_shi3.0CLRhr_ge3.0ENscoENmcoENhcokey_minETETkey_hrinstinst1inst2模塊整合總體電路對三個小模塊進(jìn)行整合， 實(shí)現(xiàn)整體的設(shè)計。 其中，各進(jìn)位信號的應(yīng)該加至使能端，且采用同步計數(shù)的方法，即所有計數(shù)器的時鐘信號均由一個頻率信號驅(qū)動。電路圖放置如下：EDA設(shè)計（II）實(shí)驗(yàn)報告第10 頁共25 頁miaofenshicps_g3.0cpm_g3.0cph_s3.0clrCLKsec_ge3.0s_s3.0clrCLKmin_ge3.0clrCLKhr_shi3.0h_g3.0enCLRsec_shi3.0CLRmin_shi3.0m_s3.0CLRhr_ge3.0key _minENscoE NmcoENhcokey _hrkey_minE TETkey_hrinstinst1inst2OR2OR2h_qm_qinst4inst3仿真波形如下圖所示：4.3 報時電路數(shù)字鐘 59 分 53 秒、 59 分 55 秒、 59 分 57 秒的報時鳴叫頻率是500Hz，在 59 分59 秒的報時鳴叫頻率是1KHz。要使蜂鳴器在 59'53" 、59'55"、59'57" 時發(fā)出低聲（頻率約為 500Hz）；在 59'59" 時發(fā)出高 聲 （ 頻 率 約 為 1KHz）。 蜂 鳴 器 的 一 端 接 地 ， 另 一 端 的 輸 入 滿 足 ： H59'53" f359'55" f359'57" f 359'59" f 459'51" (2" f 34" f36" f 38" f 4 )59'51" 2" f 3 4" f3 8" f 4。因此將分十位的QC和QA 端、分個位QD和QA 端接到四輸入端與門（ “與門1”），秒十位的QC和QA 端、秒個位的QA 接到另一個四輸入端與門（ “與門2”），2 秒、 4 秒和8秒分別對應(yīng)秒個位的QB、QC和QD，其中f3 為500Hz的頻率信號,f 4為1KHz的頻率信號。整點(diǎn)報時模塊的電路圖如下所示：EDA設(shè)計（II）實(shí)驗(yàn)報告第11頁共25頁m_s2m_s0m_g3m_g0512f reNAND2s_g1inst3s_s2s_s0512f reNAND2s_g0NAND3s_g2inst4inst71kf reNAND2512f res_g31kf reinst5s_g3.0s_s2s_s0m_s2m_s0m_g3m_g0AND4instAND4inst1INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCAND2buzzerinst2OUTPUTbuzzer封裝后如下圖所示：beep512frebuzzer1kfres_g3.0s_s2s_s0m_s2m_s0m_g3m_g0inst24.4 譯碼顯示電路譯碼顯示電路總體設(shè)計EDA 設(shè)計（II）實(shí)驗(yàn)報告第12頁共25頁DIG08421BCDSLDIG1SH8421MLBCD24選 4顯示譯碼器abcdDIG2MHMUX7447efHLgDIG3HHDIG0DIG1DIG4譯碼器DIG2A2A1A074138DIG3CLK2計數(shù)器DIG4DIG5DIG5其中 DIG0 DIG5為 LED的位碼， ag 為 LED的段碼。譯碼器74138 用來選擇哪一位 LED顯示，而 24 選四 MUX用來決定所選 LED上顯示的內(nèi)容。4.4.1各子功能的實(shí)現(xiàn)（1）設(shè)計四個 74151 八選一數(shù)據(jù)選擇器聯(lián)合構(gòu)成了一個32 選 4 數(shù)據(jù)選擇器，目的是能夠輪流選擇輸出計時器的秒分時以及秒表信號共六位數(shù)據(jù)。如下圖p0A74151p074151p074151p0p1Ap1Ap1Bp1Bp2Bp2p2Cp2Cs_g0Cs_g2s_g3D0s_g1D0s_s0D0s_s2s_s3s_s1m_g0D1y 0D1y 1m_g2D1y 2m_g3m_g1m_s0D2YD2Ym_s2D2Ym_s3m_s1h_g0D3WND3WNh_g2D3WNh_g3h_g1h_s0D4D4h_s2D4h_s3D5h_s1D5groundD5groundgroundD6groundD6D6D7D7D7GNGNGNGNDMULTIPLEXERinst1 MULTIPLEXERinst2MULTIPLEXERinst74151ABCD0D1y 3D2YD3WND4D5D6D7GNinst3MULTIPLEXERp2.0INPUTVCCs_g3.0INPUTVCCOUTPUTy 3.0s_s3.0INPUTVCCm_g3.0INPUTVCCm_s3.0INPUTVCCh_g3.0INPUTVCCh_s3.0INPUTVCC封裝后：EDA設(shè)計（II）實(shí)驗(yàn)報告第 13頁共 25頁muxp2.0y3.0s_g3.0s_s3.0m_g3.0m_s3.0h_g3.0h_s3.0inst10（2）設(shè)計模六計數(shù)器，其功能使得信號的頻率大于30Hz，這樣才能保證數(shù)碼管在顯示時不出現(xiàn)閃爍現(xiàn)象。LDN74160LDNABQAGNDCQBVCCDQCENTQDENPRCOCLRNCPCLKinstCOUNTERq0q1NAND2LDNq2inst1CPINPUTOUTPUTq2.0VCC仿真波形如下圖所示封裝后：mod6CP q2.0inst5（3）設(shè)計 7447 是將選擇輸出的4 位 BCD碼轉(zhuǎn)化成對應(yīng)的數(shù)據(jù)以便可以由單晶體顯示器顯示輸出； 74138 是一個譯碼器，用來控制選擇哪一個顯示器顯示。EDA設(shè)計（II）實(shí)驗(yàn)報告第 14頁共 25頁74138Y0Ndig0q0dig1AY1Nq1dig2BY2Nq2dig3CY3Ndig4G1Y4Ngddig5G2ANY5Ndig6G2BNY6NGNDdig7Y7Ninst3:8 DE CODERy 07447seg0y 1AOAseg1BOBy 2seg2COCy 3seg3DODseg4VCCLTNOEseg5RBINOFseg6BINOGRBONinst4 BCD TO 7SE G模塊整合總體電路本模塊原理為： 將 1KHZ的頻率進(jìn)行摸 8 后所得輸出信號快速掃描選擇LED顯示的位碼，同時通過所得的三位信號的8 種組合選擇秒表個位，秒表十位，秒各位，秒十位，分個位，分十位以及時個位，時十位輸出。使其在所選定的LED上顯示出來。由于 1KHZ的掃描頻率很快，以及人眼的遲滯效應(yīng)，LED顯示基本看不到閃爍。將各子模塊拼接，同時在顯示電路中加入報時電路排列，如下圖所示：jishiqicp1clrcps_g3.0enclrs_s3.0key _minenm_g3.0key _hrkey_minm_s3.02f reinputkey_hrh_g3.02freinputh_s3.0inst9cp1INPUTVCCq2.0s_g3.0s_s3.0m_g3.0m_s3.0h_g3.0h_s3.0cp2muxy 3.0p2.0y3.0s_g3.0s_s3.0m_g3.0 VCC m_s3.0h_g3.0h_s3.0inst10mod6q2.0CP q2.0VCCinst8y 07447AOAy 1OBBy 2OCCy 3ODDLTNOERBINOFBINOGRBONinst4 BCD TO 7SEG74138q0Y0NAY1Nq1BY2Nq2CY3NgdG1Y4NG2ANY5NG2BNY6Nseg0seg1seg2seg3seg4seg5seg6dig0dig1dig2dig3dig4dig5dig6cp2INPUTVCCclrINPUTVCCenINPUTVCCkey _minINPUTVCCkey _hrINPUTVCC2f reinputINPUTVCC1kf reINPUTVCCbeepcp2buzzer1kf re512frebuzzers_g3.01kfres_s2s_g3.0s_s0s_s2m_s2s_s0m_s0m_s2m_g3m_s0m_g0m_g3m_g0inst2GNDY7Ninst3:8 DECODEROUTPUTseg6.0OUTPUTdig7.0OUTPUTbuzzerdig7其仿真波形如下圖所示EDA設(shè)計（II）實(shí)驗(yàn)報告第 15頁共 25頁封裝后如下圖所示：allcp1seg6.0cp2dig7.0clrbuzzerenkey_minkey_hr2freinput1kfreinst14.5 校分校時電路在電子鐘計時不準(zhǔn)確的時候，需要對其進(jìn)行校正。在實(shí)際應(yīng)用系統(tǒng)中，校分電路是必不可少的一部分。為達(dá)到這一目的，需有一定的校分校時信號，通過開關(guān)電路的控制，系統(tǒng)在正常計時信號和校分信號之間進(jìn)行選擇，從而達(dá)到校分或正常計時的效果。校時電路原理與校分電路大致相同，故對校分電路做簡要介紹。分計數(shù)器的計數(shù)脈沖有兩個不同的來源： 一個是秒的進(jìn)位信號， 還有一個是快速校分信號 （可以是 1Hz或 2Hz 脈沖），根據(jù)校分開關(guān)的不同狀態(tài)決定送入分計數(shù)器的脈沖來源，以完成正常工作或快速校分功能。這兩個來源將滿足“或”的關(guān)系，所以可通過一個或門來選通這兩個信號。另再設(shè)計一個消顫電路以消除開關(guān)機(jī)械撥動帶來的影響。校分、校時電路如下圖所示：OR2OR2m_qh_qinst3inst4消顫電路如下圖所示：EDA設(shè)計（II）實(shí)驗(yàn)報告第16頁共25頁DFFDFFkey _minPRNm_qkey _hrPRNh_qDQDQ2f reinput2f reinputinst7CLRNinst9CLRNcccvVCCcv將校分校時電路與計時電路相連，如下圖所示：DFFDFFkey _minPRNm_qkey _hrPRNh_q2f reinputDQ2f reinputDQCLRNCLRNinst7inst9cccVCCcvvmiaofenshicps_g3.0cpm_g3.0cph_s3.0clrCLKsec_ge3.0s_s3.0clrCLK min_ge3.0clrCLKhr_shi3.0h_g3.0enCLRsec_shi3.0CLRmin_shi3.0m_s3.0CLRhr_ge3.0key _minENscoENmcoENhcokey_minETETkey _hrkey_hrinstinst1inst2OR2OR2h_qm_qinst3inst4cpINPUTOUTPUTs_g3.0VCCclrINPUTOUTPUTs_s3.0VCCenINPUTOUTPUTm_g3.0VCCkey _minINPUTOUTPUTm_s3.0VCCkey _hrINPUTOUTPUTh_g3.0VCC2f reinputINPUTOUTPUTh_s3.0VCC4.6 系統(tǒng)清零和保持功能清零電路的目的是在任一時刻，能夠隨意的對時鐘顯示電路進(jìn)行清零控制。所謂保持電路，就是在開關(guān)作用時，計數(shù)器計數(shù)保持；開關(guān)不作用時，計數(shù)繼續(xù)進(jìn)行。在計時模塊的設(shè)計中，已經(jīng)將使能端與清零端的接口封裝在了整個模塊中了，作為整個的計時模塊的使能與清零來使用。如下圖所示。clearINPUTenableINPUTVCCVCC至此，數(shù)字鐘的所有模塊均已設(shè)計完畢，將其一一整合，得下圖整體電路：EDA設(shè)計（II）實(shí)驗(yàn)報告第17 頁共25 頁fdivclkINPUTsysteminput1kfre1kf reallVCCPIN_F17ssh3.0seg6.02fre2f ressh3.0seg6.0ssl3.0dig7.0512fre512f ressl3.0dig7.0buzzer1frecp1buzzer512f recp2instclearclrOUTPUTbuzzerenableenPIN_F8key _mkey_minkey _hkey_hrOUTPUTseg6.02f rekey _mINPUT2freinputPIN_C14VCC1kf re1kfredig7PIN._0E13PIN_B10 key _hOUTPUTINPUTVCCPIN_J13PIN_D12PIN_B9inst7PIN_H16PIN_C12PIN_F12PIN_L16PIN_E11clearINPUTPIN_L14PIN_F10PIN_V9VCCPIN_D16PIN_A18enableINPUTPIN_E14PIN_U10VCCPIN_H151Kto1001kf re100miaobiaoINPUTclk1kclk100VCCinst2miaobiaossl3.0clk100ssl3.0miaobiaossh3.0k5ssh3.0inst4五、附加功能的實(shí)現(xiàn)與設(shè)想由于本人能力有限，在一周的時間里只完成了一些較為基本的內(nèi)容，對于一些提高部分，雖有在實(shí)驗(yàn)期間有所嘗試，只實(shí)現(xiàn)了秒表和星期（一）秒表：秒表是針對實(shí)驗(yàn)板所做的一個附加功能。本實(shí)驗(yàn)中，時分秒三個計時器共使用了六個 LED，其余的兩個可用作秒表計時。秒表計時單元采用 100HZ作為時鐘輸入，采用兩個 74160 級聯(lián)進(jìn)行模 100 計數(shù)即可實(shí)現(xiàn)。當(dāng)秒表單元達(dá)到 99 時，向秒計時器使能端提供一輸入信號，使此使能端有效，在下一脈沖到來時，秒表單元清零同時向分計時器進(jìn)位。這一單元的實(shí)現(xiàn)主要難點(diǎn)在于如何將秒表計時與正常的時鐘計時統(tǒng)一起來，在不需要秒表時正常計時，而需要時，則進(jìn)行秒表功能。為不影響系統(tǒng)已有功能的前提下， 加入了一個秒表開關(guān) K5，當(dāng)時鐘電路清零時，將秒表開關(guān)撥至 0 端，正常計時，一旦將秒表開關(guān) K5撥至 1，則系統(tǒng)進(jìn)入秒表計時階段。這一附加功能可以通