《數(shù)字電子技術》PPT課件.ppt

2020/9/8,1,4.5.1 同步時序邏輯電路設計的一般步驟,4.5.2 同步時序邏輯電路設計舉例,返回,結(jié)束 放映,4.5 同步時序邏輯電路的設計,2020/9/8,2,復習,同步計數(shù)器的分析方法、步驟？,2020/9/8,3,4.5.1 同步時序邏輯電路設計的一般步驟,時序邏輯電路設計是分析的逆過程,它是根據(jù)一定的設計要求，選擇適當?shù)倪壿嬈骷O計出符合要求的邏輯電路的過程。本節(jié)僅介紹用門電路及觸發(fā)器設計同步時序邏輯電路的方法，這種設計方法的基本指導思想是用盡可能少的時鐘觸發(fā)器和盡可能少的連線來實現(xiàn)設計要求。設計同步時序邏輯電路的一般步驟如圖4.4.1所示。,2020/9/8,4,4.5.2 同步時序邏輯電路設計舉例,計數(shù)器是典型的時序邏輯電路，它的設計具有普遍性，我們以同步計數(shù)器為例來講述同步時序邏輯電路的設計過程。 同步計數(shù)器設計的一般步驟為： 1.分析設計要求，確定觸發(fā)器數(shù)目和類型； 2.選擇狀態(tài)編碼； 3.求狀態(tài)方程，驅(qū)動方程； 4.根據(jù)驅(qū)動方程畫邏輯圖； 5.檢查能否自啟動。,2020/9/8,5,例4.4.1 設計一個8421碼十進制計數(shù)器。,（1）確定觸發(fā)器數(shù)目及類型 十進制數(shù)計數(shù)器需要選用十個狀態(tài)作為一個計數(shù)循環(huán)，計數(shù)長度M=10，因此要求2n10，則n=4，至少要4個觸發(fā)器組成計數(shù)器。為了使設計出的電路最簡單，選擇4個觸發(fā)器組成計數(shù)器，并選用JK觸發(fā)器。,（2）選擇狀態(tài)編碼 四個觸發(fā)器共有十六種狀態(tài)組合，我們可以從中選出十種作為十進制計數(shù)循環(huán)，分別用S0S9表示。選擇的方案有多種，根據(jù)題意應選擇8421編碼，即（取排列順序為Q3Q2Q1Q0）S0=0000，S1=0001，S2=0010，S3=0011，S4=0100，S5=0101，S6=0110，S7=0111，S8=1000，S9=1001。根據(jù)選取的狀態(tài)畫狀態(tài)圖，如圖4.4.4所示。,2020/9/8,6,（3）求狀態(tài)方程、輸出方程、驅(qū)動方程 狀態(tài)方程是描述計數(shù)器次態(tài)與現(xiàn)態(tài)關系的方程，次態(tài)Qn+1和輸出CO是以現(xiàn)態(tài)Qn為變量的函數(shù)。為了獲得這個函數(shù)關系，我們可以首先根據(jù)狀態(tài)圖畫卡諾圖，如圖4.4.5所示。,2020/9/8,7,（4）畫邏輯圖 根據(jù)驅(qū)動方程畫邏輯圖如圖表4.4.6所示。,2020/9/8,8,（5）檢查是否具有自啟動能力 將各個無效狀態(tài)（1010、1011、1100、1101、1110、1111）依次代入狀態(tài)方程和輸出方程進行計算，得無效狀態(tài)轉(zhuǎn)換表，如表4.4.1 所示。表4.4.1表明，計數(shù)器的無效狀態(tài)可以轉(zhuǎn)入有效狀態(tài)，計數(shù)器具有自啟動能力。,2020/9/8,9,5.1.1 用門電路構成的施密特觸發(fā)器,5.1.2 集成施密特觸發(fā)器及其應用,5.1 施密特觸發(fā)器,返回,結(jié)束 放映,第5章 脈沖波形的產(chǎn)生與變換,2020/9/8,10,復習,觸發(fā)器有什么特點？ 請畫出與非門實現(xiàn)的基本RS觸發(fā)器的電路圖。 請列出基本RS觸發(fā)器的功能表。 什么叫現(xiàn)態(tài)？次態(tài)？ 基本RS觸發(fā)器的觸發(fā)方式？,2020/9/8,11,第5章 脈沖波形的產(chǎn)生與變換,脈沖信號：指突然變化的電壓或電流。 脈沖電路的研究重點：波形分析。 數(shù)字電路的研究重點：邏輯功能。,獲得脈沖波形的方法主要有兩種： 1利用脈沖振蕩電路產(chǎn)生； 2是通過整形電路對已有的波形進行整形、變換，使之符合系統(tǒng)的要求。,2020/9/8,12,以下主要討論幾種常用脈沖波形的產(chǎn)生與變換電路：（功能、特點及其主要應用簡介） 1.施密特觸發(fā)器：主要用以將非矩形脈沖變換成上升沿和下降沿都很陡峭的矩形脈沖； 2.單穩(wěn)態(tài)觸發(fā)器：主要用以將脈沖寬度不符合要求的脈沖變換成脈沖寬度符合要求的矩形脈沖； 3.多諧振蕩器：產(chǎn)生矩形脈沖； 4.555定時器。,2020/9/8,13,主要用途：把變化緩慢的信號波形變換為邊沿陡峭的矩形波。,特點： 電路有兩種穩(wěn)定狀態(tài)。兩種穩(wěn)定狀態(tài)的維持和轉(zhuǎn)換完全取決于外加觸發(fā)信號。觸發(fā)方式：電平觸發(fā)。 電壓傳輸特性特殊，電路有兩個轉(zhuǎn)換電平（上限觸發(fā)轉(zhuǎn)換電平UT+和下限觸發(fā)轉(zhuǎn)換電平UT）。 狀態(tài)翻轉(zhuǎn)時有正反饋過程，從而輸出邊沿陡峭的矩形脈沖。,返回,5.1 施密特觸發(fā)器,2020/9/8,14,5.1.1用門電路構成的施密特觸發(fā)器,返回,1. 電路組成,兩個CMOS反相器，兩個分壓電阻。,用集成門電路構成的施密特觸發(fā)器 （a） 電路 （b）邏輯符號,2020/9/8,15,2. 工作原理,（1）工作過程 設CMOS反相器的閾值電壓UTH=VDD/2，輸入信號uI為三角波。,2020/9/8,16,當uI=0V時， G1截止、G2導通，輸出為UOL，即uO=0V。只要滿足uI1UTH，電路就會處于這種狀態(tài)（第一穩(wěn)態(tài)）。 當uI上升，使得uI1 =UTH時，電路會產(chǎn)生如下正反饋過程：,2020/9/8,17,電路會迅速轉(zhuǎn)換為G1導通、G2截止，輸出為UOH，即uO=VDD的狀態(tài)（第二穩(wěn)態(tài)）。此時的uI值稱為施密特觸發(fā)器的上限觸發(fā)轉(zhuǎn)換電平UT+。顯然，uI繼續(xù)上升，電路的狀態(tài)不會改變。,2020/9/8,18,如果uI下降，uI1也會下降。當uI1下降到UTH時，電路又會產(chǎn)生以下的正反饋過程：,電路會迅速轉(zhuǎn)換為G1截止、G2導通、輸出為UOL的第一穩(wěn)態(tài)。此時的uI值稱為施密特觸發(fā)器的下限觸發(fā)轉(zhuǎn)換電平UT。uI再下降，電路將保持狀態(tài)不變。,2020/9/8,19,（2）工作波形與電壓傳輸特性,施密特觸發(fā)器將三角波uI變換成矩形波uO。,施密特觸發(fā)器的工作波形及電壓傳輸特性 （a）工作波形 （b）電壓傳輸特性,3.重要參數(shù),上限觸發(fā)轉(zhuǎn)換電平UT+,下限觸發(fā)轉(zhuǎn)換電平UT,回差UT = UT+UT（通常UT+UT） 改變R1和R2的大小可以改變回差UT,2020/9/8,20,集成施密特觸發(fā)器的UT+和UT的具體數(shù)值可從集成電路手冊中查到。 如CT74132的UT+1.7 V、UT0.9 V，所以，UTUT+UT1.7 V0.9 V0.8 V。,5.1.2 集成施密特觸發(fā)器及其應用,1.施密特反相器,TTL的74LS14和CMOS的CC40106均為六施密特觸發(fā)的反相器。 下面以CC40106為例說明其功能。,返回,2020/9/8,21,施密特觸發(fā)反相器 (a) 原理框圖 (b) 電壓傳輸特性 (c) 邏輯符號,為了提高電路的性能，電路在施密特觸發(fā)器的基礎上，增加了整形級和輸出級。 整形級可以使輸出波形的邊沿更加陡峭， 輸出級可以提高電路的負載能力。,2020/9/8,22,2.施密特觸發(fā)與非門電路,為了對輸入波形進行整形，許多集成門電路采用了施密特觸發(fā)形式。 比如CMOS的CC4093和TTL的74LS13就是施密特觸發(fā)的與非門電路。,施密特觸發(fā)與非門的邏輯符號,2020/9/8,23,1. 波形變換,將變化緩慢的波形變換成矩形波（如將三角波或正弦波變換成同周期的矩形波）。,波形變換,施密特觸發(fā)器的應用,返回,2020/9/8,24,2.脈沖整形,在數(shù)字系統(tǒng)中，矩形脈沖經(jīng)傳輸后往往發(fā)生波形畸變，或者邊沿產(chǎn)生振蕩等。通過施密特觸發(fā)器整形，可以獲得比較理想的矩形脈沖波形。,脈沖整形,波形畸變,邊沿振蕩,2020/9/8,25,3脈沖鑒幅,將一系列幅度各異的脈沖信號加到施密特觸發(fā)器的輸入端，只有那些幅度大于UT+的脈沖才會在輸出端產(chǎn)生輸出信號。可見，施密特觸發(fā)器具有脈沖鑒幅能力。,脈沖鑒幅,2020/9/8,26,5.2.1 用門電路構成的單穩(wěn)態(tài)觸發(fā)器,5.2 單穩(wěn)態(tài)觸發(fā)器,5.2.2 集成單穩(wěn)態(tài)觸發(fā)器及其應用,返回,結(jié)束 放映,2020/9/8,27,復習,施密特觸發(fā)器的特點和主要應用？,2020/9/8,28,工作特點： 第一，它有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個不同的工作狀態(tài)； 第二，在外加脈沖作用下，觸發(fā)器能從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)； 第三，在暫穩(wěn)態(tài)維持一段時間后，將自動返回穩(wěn)態(tài)，暫穩(wěn)態(tài)維持時間的長短取決于電路本身的參數(shù)，與外加觸發(fā)信號無關。 例：樓道的路燈 。,5.2 單穩(wěn)態(tài)觸發(fā)器,5.2.1 用集成門電路構成的單穩(wěn)態(tài)觸發(fā)器,返回,1. 電路組成及工作原理,暫穩(wěn)態(tài)是靠RC電路的充放電過程來維持的。 由于圖示電路的RC電路接成微分電路形式，故該電路又稱為微分型單穩(wěn)態(tài)觸發(fā)器。,集成門電路構成的單穩(wěn)態(tài)觸發(fā)器,2020/9/8,30,（1） 輸入信號uI為0時，電路處于穩(wěn)態(tài)。 uI2=VDD，uO=UOL =0，uO1UOH =VDD。,（2）外加觸發(fā)信號，電路翻轉(zhuǎn)到暫穩(wěn)態(tài)。 當uI產(chǎn)生正跳變時，uO1產(chǎn)生負跳變，經(jīng)過電容C耦合，使uI2產(chǎn)生負跳變，G2輸出uO產(chǎn)生正跳變；uO的正跳變反饋到G1輸入端，從而導致如下正反饋過程：,2020/9/8,31,使電路迅速變?yōu)镚1導通、G2截止的狀態(tài)，此時，電路處于uO1=UOL、uO=uO2=UOH的狀態(tài)。然而這一狀態(tài)是不能長久保持的，故稱為暫穩(wěn)態(tài)。,2020/9/8,32,（3）電容C充電，電路由暫穩(wěn)態(tài)自動返回穩(wěn)態(tài)。,在暫穩(wěn)態(tài)期間，VDD經(jīng)R對C充電，使uI2上升。當uI2上升達到G2的UTH時，電路會發(fā)生如下正反饋過程：,2020/9/8,33,使電路迅速由暫穩(wěn)態(tài)返回穩(wěn)態(tài)，uO1=UOH、uO= uO2=UOL。,從暫穩(wěn)態(tài)自動返回穩(wěn)態(tài)之后，電容C將通過電阻R放電，使電容上的電壓恢復到穩(wěn)態(tài)時的初始值。,2020/9/8,34,單穩(wěn)態(tài)觸發(fā)器工作波形,2020/9/8,35,2.主要參數(shù),（1）輸出脈沖寬度tw 輸出脈沖寬度tw，就是暫穩(wěn)態(tài)的維持時間。根據(jù)uI2的波形可以計算出： tw 0.7RC,（2） 恢復時間tre 暫穩(wěn)態(tài)結(jié)束后，電路需要一段時間恢復到初始狀態(tài)。一般，恢復時間tre為（35）放電時間常數(shù)（通常放電時間常數(shù)遠小于RC）。,2020/9/8,36,設觸發(fā)信號的時間間隔為T，為了使單穩(wěn)態(tài)觸發(fā)器能夠正常工作，應當滿足Ttw +tre的條件，即Tmin= tw +tre。因此，單穩(wěn)態(tài)觸發(fā)器的最高工作頻率為 fmax = 1/ Tmin = 1/（tw +tre）,在使用微分型單穩(wěn)態(tài)觸發(fā)器時，輸入觸發(fā)脈沖uI的寬度tw1應小于輸出脈沖的寬度tw，即tw1tw，否則電路不能正常工作。 如出現(xiàn)tw1tw的情況時，可在觸發(fā)信號源uI和G1輸入端之間接入一個RC微分電路。,3.對輸入觸發(fā)脈沖寬度的要求,（3）最高工作頻率fmax（或最小工作周期Tmin）,2020/9/8,37,5.2.2 集成單穩(wěn)態(tài)觸發(fā)器及其應用,用集成門電路構成的單穩(wěn)態(tài)觸發(fā)器雖然電路簡單，但輸出脈沖寬度的穩(wěn)定性較差，調(diào)節(jié)范圍小，而且觸發(fā)方式單一。因此實際應用中常采用集成單穩(wěn)態(tài)觸發(fā)器。,返回,1. 輸入脈沖觸發(fā)方式,上升沿觸發(fā) 下降沿觸發(fā),2020/9/8,38,2. 不可重復觸發(fā)型與可重復觸發(fā)型,圖（a）為不可重復型觸發(fā)單穩(wěn)態(tài)觸發(fā)器 該電路在觸發(fā)進入暫穩(wěn)態(tài)期間如再次受到觸發(fā)，對原暫穩(wěn)態(tài)時間沒有影響，輸出脈沖寬度tw仍從第一次觸發(fā)開始計算。,圖（b）為可重復觸發(fā)型單穩(wěn)態(tài)觸發(fā)器 該電路在觸發(fā)進入暫穩(wěn)態(tài)期間如再次被觸發(fā)，則輸出脈沖寬度可在此前暫穩(wěn)態(tài)時間的基礎上再展寬tw。,因此，采用可重復觸發(fā)單穩(wěn)態(tài)觸發(fā)器時能比較方便地得到持續(xù)時間更長的輸出脈沖寬度。,2020/9/8,39,3. TTL集成單穩(wěn)態(tài)觸發(fā)器電路74121的功能及其應用,74121是一種不可重復觸發(fā)的單穩(wěn)態(tài)觸發(fā)器，它既可采用上升沿觸發(fā)，又可采用下降沿觸發(fā)，其內(nèi)部還設有定時電阻Rint(約為2k)。,74121電路的功能表,74121的電路符號,觸發(fā)輸入端,輸出端,外接定時元件引腳,內(nèi)部電阻引腳,2020/9/8,40,功能：,（1）觸發(fā)方式：,2020/9/8,41,74121應用電路,（2）定時元件接法：,輸出脈沖uO的寬度：tw 0.7RCext 外接電容Cext一般取值范圍為10 pF10F，在要求不高的情況下最大值可達1000F。,圖(a)：外接電阻 R=Rext（1.440k）。,圖(b)：用內(nèi)部電阻 RRint (約為2k)。,2020/9/8,42,4.單穩(wěn)態(tài)觸發(fā)器的應用,返回,（1）. 脈沖延時,單穩(wěn)態(tài)觸發(fā)器的主要應用是整形、定時和延時。,單穩(wěn)電路的延時作用,如果需要延遲脈沖的觸發(fā)時間，可利用單穩(wěn)電路來實現(xiàn)。,uO的下降沿比uI的下降沿延遲了tw的時間。,2020/9/8,43,（2）.脈沖定時,單穩(wěn)態(tài)觸發(fā)器能夠產(chǎn)生一定寬度tw的矩形脈沖，利用這個脈沖去控制某一電路，則可使它在tw時間內(nèi)動作(或者不動作)。,脈沖定時,2020/9/8,44,5.3.1 用門電路組成的多諧振蕩器,5.3 多諧振蕩器,5.4.3 石英晶體多諧振蕩器,返回,結(jié)束 放映,2020/9/8,45,復習,單穩(wěn)態(tài)觸發(fā)器的工作特點？ 主要參數(shù)？ 主要應用？,2020/9/8,46,1多諧振蕩器沒有穩(wěn)定狀態(tài)，只有兩個暫穩(wěn)態(tài)。 2通過電容的充電和放電，使兩個暫穩(wěn)態(tài)相互交替，從而產(chǎn)生自激振蕩，無需外觸發(fā)。 3輸出周期性的矩形脈沖信號，由于含有豐富的諧波分量，故稱作多諧振蕩器。,5.3 多諧振蕩器,2020/9/8,47,1.CMOS反相器構成的多諧振蕩器,R的選擇應使G1工作在電壓傳輸特性的轉(zhuǎn)折區(qū)。 此時，由于uO1即為uI2，G2也工作在電壓傳輸特性的轉(zhuǎn)折區(qū)，若uI有正向擾動，必然引起下述正反饋過程：,CMOS反相器構成的多諧振蕩器,5.3.1 對稱式多諧振蕩器,2020/9/8,48,使uO1迅速變成低電平，而uO2迅速變成高電平，電路進入第一暫穩(wěn)態(tài)。此時，電容C通過R放電，然后uO2向C反向充電。隨著電容C的的放電和反向充電，uI不斷下降，達到uIUTH時，電路又產(chǎn)生一次正反饋過程：,從而使uO1迅速變成高電平，uO2迅速變成低電平，電路進入第二暫穩(wěn)態(tài)。此時，uO1通過R向電容C充電。,2020/9/8,49,隨著電容C的不斷充電，uI不斷上升，當uIUTH時，電路又迅速跳變?yōu)榈谝粫悍€(wěn)態(tài)。如此周而復始，電路不停地在兩個暫穩(wěn)態(tài)之間轉(zhuǎn)換，電路將輸出矩形波。,振蕩周期為 T1.4RC,CMOS反相器構成 多諧振蕩器的工作波形,2020/9/8,50,5.3.2石英晶體振蕩器,返回,前面介紹的多諧振蕩器的一個共同特點就是振蕩頻率不穩(wěn)定，容易受溫度、電源電壓波動和RC參數(shù)誤差的影響。 而在數(shù)字系統(tǒng)中，矩形脈沖信號常用作時鐘信號來控制和協(xié)調(diào)整個系統(tǒng)的工作。因此，控制信號頻率不穩(wěn)定會直接影響到系統(tǒng)的工作，顯然，前面討論的多諧振蕩器是不能滿足要求的，必須采用頻率穩(wěn)定度很高的石英晶體多諧振蕩器。,2020/9/8,51,石英晶體的阻抗頻率特性圖,石英晶體具有很好的選頻特性。當振蕩信號的頻率和石英晶體的固有諧振頻率fo相同時，石英晶體呈現(xiàn)很低的阻抗，信號很容易通過，而其它頻率的信號則被衰減掉。,2020/9/8,52,因此，將石英晶體串接在多諧振蕩器的回路中就可組成石英晶體振蕩器，這時，振蕩頻率只取決于石英晶體的固有諧振頻率fo，而與RC無關。,石英晶體振蕩器電路,在對稱式多諧振蕩器的基礎上，串接一塊石英晶體，就可以構成一個石英晶體振蕩器電路。該電路將產(chǎn)生穩(wěn)定度極高的矩形脈沖，其振蕩頻率由石英晶體的串聯(lián)諧振頻率fo決定。,2020/9/8,53,目前，家用電子鐘幾乎都采用具有石英晶體振蕩器的矩形波發(fā)生器。由于它的頻率穩(wěn)定度很高，所以走時很準。,通常選用振蕩頻率為32768HZ的石英晶體諧振器，因為32768215，將32768HZ經(jīng)過15次二分頻，即可得到1HZ的時鐘脈沖作為計時標準。,2020/9/8,54,5.4.1 555定時器,5.4 555定時器及其應用,5.4.2 555定時器典型應用,本章小結(jié),返回,結(jié)束 放映,2020/9/8,55,復習,多諧振蕩器的特點？ 多諧振蕩器的主要參數(shù)？ 若要求頻率穩(wěn)定性高，需采用怎樣的多諧振蕩器？,2020/9/8,56,為數(shù)字模擬混合集成電路。 可產(chǎn)生精確的時間延遲和振蕩，內(nèi)部有3個5K的電阻分壓器，故稱555。 在波形的產(chǎn)生與變換、測量與控制、家用電器、電子玩具等許多領域中都得到了應用。,5.4 555定時器及其應用,2020/9/8,57,各公司生產(chǎn)的555定時器的邏輯功能與外引線排列都完全相同。,5.4.1 555定時器,返回,1. 電路組成,555定時器 (a) 原理圖 (b)外引線排列圖,電阻分壓器,電壓比較器,基本RS觸發(fā)器,放電管T,緩沖器,2020/9/8,59,（1） 電阻分壓器 由3個5k的電阻R組成，為電壓比較器C1和C2提供基準電壓。,2020/9/8,60,（2） 電壓比較器 C1和C2。當UU時， UC輸出高電平，反之則輸出低電平。,2020/9/8,61,2020/9/8,62,2020/9/8,63,（3） 基本RS觸發(fā)器 其置0和置1端為低電平有效觸發(fā)。 R是低電平有效的復位輸入端。 正常工作時，必須使R處于高電平。,2020/9/8,64,（4）放電管T T是集電極開路的三極管。相當于一個受控電子開關。 輸出為0時，T導通，輸出為1時，T截止。,2020/9/8,65,（5）緩沖器 緩沖器由G3和G4構成，用于提高電路的負載能力。,2020/9/8,66,2.工作原理,TH接至反相輸入端，當THUR1時，UC1輸出低電平，使觸發(fā)器置0，故稱為高觸發(fā)端（有效時置0）；,TR接至同相輸入端，當TRUR2時，UC2輸出低電平，使觸發(fā)器置1，故稱為低觸發(fā)端（有效時置1）。,555定時器的功能表,2020/9/8,67,5.4.2 555定時器典型應用,返回,1.構成施密特觸發(fā)器,思考：施密特觸發(fā)器的特點？,回差特性：上升過程和下降過程有不同的轉(zhuǎn)換電平UT和UT。,如何與555定時器發(fā)生聯(lián)系？,內(nèi)部比較器有兩個不同的基準電壓UR1和UR2。,2020/9/8,68,1.構成施密特觸發(fā)器,555定時器構成的施密特觸發(fā)器 （a）電路 （b）工作波形,如果在UIC加上控制電壓， 則可以改變電路的UT+和UT。,2020/9/8,69,2. 構成單穩(wěn)態(tài)觸發(fā)器,（1）得到負脈沖 外觸發(fā)：使高觸發(fā)置0端TH有效暫穩(wěn)態(tài)0 自動返回：通過電容C的充放電使低觸發(fā)置1端TR有效穩(wěn)態(tài)1,思路：外觸發(fā)自動返回,（2）得到正脈沖 外觸發(fā)：使低觸發(fā)置1端TR有效暫穩(wěn)態(tài)1 自動返回：通過電容C的充放電使高觸發(fā)置0端TH有效穩(wěn)態(tài)0,2020/9/8,70,555定時器構成的單穩(wěn)態(tài)觸發(fā)器 （a）電路 （b）工作波形,工作原理：,穩(wěn)態(tài)為0,低觸發(fā)有效置1,T截止， C充電,自動高觸發(fā)返0,提高基準電壓穩(wěn)定性的濾波電容,輸出脈沖的寬度tw1.1RC。,當觸發(fā)脈沖uI為高電平時，VCC通過R對C充電，當TH = uC2/3VCC時，高觸發(fā)端TH有效置0；此時，放電管導通，C放電，TH = uC =0。穩(wěn)態(tài)為0狀態(tài)。,此時放電管T截止，VCC通過R對C充電。,當TH = uC2/3VCC時，使高觸發(fā)端TH有效，置0狀態(tài)，電路自動返回穩(wěn)態(tài)，此時放電管T導通。,電路返回穩(wěn)態(tài)后，C通過導通的放電管T放電，使電路迅速恢復到初始狀態(tài)。,2020/9/8,71,工作原理：,當觸發(fā)脈沖uI下降沿到來時，低觸發(fā)端TR有效置1狀態(tài)，電路進入暫穩(wěn)態(tài)。,當觸發(fā)脈沖uI為高電平時，VCC通過R對C充電，當TH = uC2/3VCC時，高觸發(fā)端TH有效置0；此時，放電管導通，C放電，TH = uC =0。穩(wěn)態(tài)為0狀態(tài)。,此時放電管T截止，VCC通過R對C充電。,當TH = uC2/3VCC時，使高觸發(fā)端TH有效，置0狀態(tài)，電路自動返回穩(wěn)態(tài)，此時放電管T導通。,電路返回穩(wěn)態(tài)后，C通過導通的放電管T放電，使電路迅速恢復到初始狀態(tài)。,2020/9/8,72,3. 構成多諧振蕩器,設計思想：是無穩(wěn)態(tài)電路，兩個暫穩(wěn)態(tài)不斷地交替。 利用放電管T作為一個受控電子開關，使電容充電、放電而改變TH=TR，則交替置0、置1。,555定時器構成的多諧振蕩器 （a）電路 （b）工作波形,電容C充電 充=( R1+R2)C,電容C放電 放= R2C,振蕩器輸出脈沖uO的工作周期為： T0.7(R1+2R2)C,2020/9/8,73,返回,本章介紹了各種產(chǎn)生和變換矩形脈沖的電路。 施密特觸發(fā)器有兩種穩(wěn)態(tài)，但狀態(tài)的維持與翻轉(zhuǎn)受輸入信號電平的控制，所以輸出脈沖的寬度是由輸入信號決定的。 單穩(wěn)態(tài)觸發(fā)器只有一個穩(wěn)態(tài)，在外加觸發(fā)脈沖作用下，能夠從穩(wěn)態(tài)翻轉(zhuǎn)為暫穩(wěn)態(tài)。但暫穩(wěn)態(tài)的持續(xù)時間取決于電路內(nèi)部的元件參數(shù)，與輸入信號無關。因此，單穩(wěn)態(tài)觸發(fā)器可以用于產(chǎn)生脈寬固定的矩形脈沖波形。,本章小結(jié),2020/9/8,74,多諧振蕩器沒有穩(wěn)態(tài)，只有兩個暫穩(wěn)態(tài)。兩個暫穩(wěn)態(tài)之間的轉(zhuǎn)換，是由電路內(nèi)部電容的充、放電作用自動進行的，所以它不需要外加觸發(fā)信號，只要接通電源就能自動產(chǎn)生矩形脈沖信號。,555定時器是一種用途很廣的集成電路，除了能構成施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器以外，還可以接成各種應用電路。讀者可參閱有關書籍自行設計出所需的電路。,2020/9/8,75,第6章 半導體存儲器和可編程邏輯器件,6.1.3 只讀存儲器（ROM）,6.1.2 隨機存取存儲器（RAM）,6.1 半導體存儲器,返回,結(jié)束 放映,6.1.1 概述,6.1.4 存儲量的擴展,6.1.5 在組合邏輯電路中的應用,2020/9/8,76,第6章 半導體存儲器和可編程邏輯器件,本章內(nèi)容： 隨機存取存儲器RAM和只讀存儲器ROM的結(jié)構、工作原理及存儲器容量擴展的方法； 可編程陣列邏輯PAL 、通用陣列GAL的結(jié)構與特點； CPLD和FPGA的結(jié)構特點； 可編程邏輯器件的開發(fā)與應用技術。,2020/9/8,77,6.1 半導體存儲器,數(shù)字系統(tǒng)中用于存儲大量二進制信息的器件是存儲器。 穿孔卡片紙帶磁芯存儲器半導體存儲器 半導體存儲器的優(yōu)點：容量大、體積小、功耗低、存取速度快、使用壽命長等。 半導體存儲器按照內(nèi)部信息的存取方式不同分為兩大類： 1、只讀存儲器ROM。用于存放永久性的、不變的數(shù)據(jù)。 2、隨機存取存儲器RAM。用于存放一些臨時性的數(shù)據(jù)或中間結(jié)果，需要經(jīng)常改變存儲內(nèi)容。,2020/9/8,78,6.1.1 概述,1.半導體存儲器的分類與作用,根據(jù)半導體存儲器的存取特性不同，半導體存儲器可分為隨機存取存儲器（Random Access Memory，簡稱RAM）和只讀存儲器（Read-Only Memory，簡稱ROM）。隨機存取存儲器又分為靜態(tài)RAM（簡稱SRAM）和動態(tài)RAM（簡稱DRAM），只讀存儲器可分為掩膜ROM、一次可編程ROM（PROM）、可改寫只讀存儲器（EPROM、E2PROM、Flash Memory）等。,2020/9/8,79,半導體存儲器的分類如圖6.1.1所示。,半導體存儲器主要是用作微型計算機中的內(nèi)存儲器，用于存放系統(tǒng)中的程序和數(shù)據(jù)。此外，也可用來構成組合邏輯電路。,2020/9/8,80,1.半導體存儲器的主要性能指標,（1）存儲容量 存儲容量是存儲器的一個重要指標，它是指存儲器能存放二進制代碼的數(shù)量，通常用NM（字位）來表示，N表示存儲器中地址（存儲）單元數(shù)，M代表每個地址單元中的存儲二進制碼的位數(shù)。 （2）最大存取時間 存儲器從接收到尋找存儲單元的地址碼開始，到它取出或存入二進制數(shù)碼為止所需的時間叫做存取時間。通常手冊上給出該參數(shù)的上限值，稱為最大存取時間。最大存儲時間愈短，說明存儲器芯片的工作速度愈高。一般情況下，SRAM的工作速度優(yōu)于DRAM，DRAM的工作速度優(yōu)于只讀存儲器（ROM）。,2020/9/8,81,6.1.2 隨機存取存儲器（RAM）,隨機存取存儲器又叫隨機讀/寫存儲器，簡稱RAM，指的是可以從任意選定的單元讀出數(shù)據(jù)，或?qū)?shù)據(jù)寫入任意選定的存儲單元。 優(yōu)點：讀寫方便，使用靈活。 缺點：掉電丟失信息。,返回,分類： SRAM （靜態(tài)隨機存取存儲器） DRAM （動態(tài)隨機存取存儲器）,2020/9/8,82,1. RAM的結(jié)構和讀寫原理,（1）RAM 的結(jié)構框圖,RAM 的結(jié)構框圖,I/O端畫雙箭是因為數(shù)據(jù)即可由此端口讀出，也可寫入,2020/9/8,83, 存儲矩陣,共有28（256）行24（16）列共212（4096）個信息單元（即字） 每個信息單元有k位二進制數(shù)（1或0） 存儲器中存儲單元的數(shù)量稱為存儲容量（字數(shù)位數(shù)k）。,2020/9/8,84, 地址譯碼器 行地址譯碼器：輸入8位行地址碼，輸出256條行選擇線（用x表示） 列地址譯碼器：輸入4位列地址碼，輸出16條列選擇線（用Y表示）,2020/9/8,85, 讀寫控制電路,當R/W =0時，進行寫入(Write)數(shù)據(jù)操作。 當R/W =1時，進行讀出(Read)數(shù)據(jù)操作。,2020/9/8,86,RAM存儲矩陣的示意圖,2564（256個字，每個字4位）RAM存儲矩陣的示意圖。 如果X0Y01，則選中第一個信息單元的4個存儲單元，可以對這4個存儲單元進行讀出或?qū)懭搿?2020/9/8,87,（2）RAM 的讀寫原理 （以圖81為例）,當CS=時，RAM被選中工作。,若 A11A10A9A8A7A6A5A4A3A2A1A0=000000000000 表示選中列地址為A11A10A9A8=0000、行地址為A7A6A5A4A3A2A1A0=00000000的存儲單元。 此時只有X0和Y0為有效，則選中第一個信息單元的k個存儲單元，可以對這k個存儲單元進行讀出或?qū)懭搿?2020/9/8,88,若此時R/W1，則執(zhí)行讀操作，將所選存儲單元中的數(shù)據(jù)送到I/O端上。,若此時R/W=0時，進行寫入數(shù)據(jù)操作。 當CS=1時，不能對RAM進行讀寫操作，所有端均為高阻態(tài)。,2020/9/8,89,（3）RAM的存儲單元按工作原理分為： 靜態(tài)存儲單元：利用基本RS觸發(fā)器存儲信息。保存的信息不易丟失。 動態(tài)存儲單元：利用MOS的柵極電容來存儲信息。由于電容的容量很小，以及漏電流的存在，為了保持信息，必須定時給電容充電，通常稱為刷新。,2020/9/8,90,2. 靜態(tài)讀寫存儲器（SRAM）集成電路6264簡介,采用CMOS工藝制成，存儲容量為8K8位，典型存取時間為100ns、電源電壓5V、工作電流40mA、維持電壓為2V，維持電流為2A。 8K=213，有13條地址線A0A12； 每字有位，有條數(shù)據(jù)線I/O0I/O7；,6264引腳圖,四條控制線,2020/9/8,91,表 6264的工作方式表,3.Intel2114A是1 K字4位SRAM，它是雙列直插18腳封裝器件，采用5V供電，與TTL電平完全兼容。,4.Intel 2116是16 K1位動態(tài)存儲器（DRAM），是典型的單管動態(tài)存儲芯片。它是雙列直插16腳封裝器件，采用+12V和 5V三組電源供電，其邏輯電平與TTL兼容。,2020/9/8,92,6.1.2 只讀存儲器（ROM）,返回,1. 固定ROM,只讀存儲器所存儲的內(nèi)容一般是固定不變的，正常工作時只能讀數(shù)，不能寫入，并且在斷電后不丟失其中存儲的內(nèi)容，故稱為只讀存儲器。,ROM組成： 地址譯碼器 存儲矩陣 輸出電路,ROM結(jié)構方框圖,2020/9/8,93,地址譯碼器有n個輸入端，有2n個輸出信息，每個輸出信息對應一個信息單元，而每個單元存放一個字，共有2n個字（W0、W1、W2n-1稱為字線）。,每個字有m位，每位對應從D0、D1、Dm-1輸出（稱為位線）。 存儲器的容量是2nm(字線位線)。 ROM中的存儲體可以由二極管、三極管和MOS管來實現(xiàn)。,2020/9/8,94,二極管ROM,字的讀出方法,在對應的存儲單元內(nèi)存入的是1還是0，是由接入或不接入相應的二極管來決定的。,2020/9/8,95,存儲矩陣,為了便于表達和設計，通常將圖8-5簡化如圖8-7 所示。,44 ROM陣列圖,有存儲單元,地址譯碼器,二極管ROM,2020/9/8,96,在編程前，存儲矩陣中的全部存儲單元的熔絲都是連通的，即每個單元存儲的都是1。 用戶可根據(jù)需要，借助一定的編程工具，將某些存儲單元上的熔絲用大電流燒斷，該單元存儲的內(nèi)容就變?yōu)?，此過程稱為編程。 熔絲燒斷后不能再接上，故PROM只能進行一次編程。,2可編程只讀存儲器（PROM）,PROM的可編程存儲單元,2020/9/8,97,3可擦可編程ROM（EPROM）,最早出現(xiàn)的是用紫外線照射擦除的EPROM。 浮置柵MOS管（簡稱FAMOS管）的柵極被SiO2絕緣層隔離，呈浮置狀態(tài)，故稱浮置柵。 當浮置柵帶負電荷時， FAMOS管處于導通狀態(tài)，源極漏極可看成短路，所存信息是0。 若浮置柵上不帶有電荷，則FAMOS管截止，源極漏極間可視為開路，所存信息是1。,2020/9/8,98,浮置柵EPROM (a) 浮置柵MOS管的結(jié)構 (b) EPROM存儲單元,帶負電 -導通 -存0,不帶電 -截止 -存1,2020/9/8,99,浮置柵EPROM出廠時，所有存儲單元的FAMOS管浮置柵都不帶電荷，F(xiàn)AMOS管處于截止狀態(tài)。,寫入信息時，在對應單元的漏極與襯底之間加足夠高的反向電壓，使漏極與襯底之間的PN結(jié)產(chǎn)生擊穿，雪崩擊穿產(chǎn)生的高能電子堆積在浮置柵上，使FAMOS管導通。 當去掉外加反向電壓后，由于浮置柵上的電子沒有放電回路能長期保存下來，在的環(huán)境溫度下，以上的電荷能保存年以上。 如果用紫外線照射FAMOS管分鐘，浮置柵上積累的電子形成光電流而泄放，使導電溝道消失，F(xiàn)AMOS管又恢復為截止狀態(tài)。為便于擦除，芯片的封裝外殼裝有透明的石英蓋板。,2020/9/8,100,6.1.4 存儲器容量的擴展,存儲器的容量：字數(shù)位數(shù) 位擴展（即字長擴展）：將多片存儲器經(jīng)適當?shù)倪B接，組成位數(shù)增多、字數(shù)不變的存儲器。 方法：用同一地址信號控制 n個相同字數(shù)的RAM。,返回,2020/9/8,101,例：將2561的RAM擴展為 2568的RAM。 將8塊2561的RAM的所有地址線和CS（片選線）分別對應并接在一起，而每一片的位輸出作為整個RAM輸出的一位。,2020/9/8,102,2568RAM需2561RAM的芯片數(shù)為：,圖8-10 RAM位擴展,將2561的RAM擴展為2568的RAM,2020/9/8,103, 字擴展,將多片存儲器經(jīng)適當?shù)倪B接，組成字數(shù)更多，而位數(shù)不變的存儲器。 例：由10248的 RAM擴展為40968的RAM。 共需四片10248的 RAM芯片。 10248的 RAM有10根地址輸入線A9A0。 40968的RAM有12根地址輸入線A11A0。 選用2線-4線譯碼器，將輸入接高位地址A11、A10，輸出分別控制四片RAM的片選端。,2020/9/8,104,RAM字擴展,由10248的 RAM擴展為40968的RAM,2020/9/8,105,(3) 字位擴展,例：將10244的RAM擴展為20488 RAM。 位擴展需2片芯片，字擴展需2片芯片，共需4片芯片。 字擴展只增加一條地址輸入線A10，可用一反相器便能實現(xiàn)對兩片RAM片選端的控制。 字擴展是對存儲器輸入端口的擴展， 位擴展是對存儲器輸出端口的擴展。,2020/9/8,106,RAM的字位擴展,將10244的RAM擴展為20488 RAM,2020/9/8,107,6.1.5 存儲器在組合邏輯電路中的應用,EPROM的應用,程序存儲器、碼制轉(zhuǎn)換、字符發(fā)生器、波形發(fā)生器等。 例：試用2716EPROM設計一個驅(qū)動共陰極八段字符顯示器的顯示譯碼器。,返回,解 根據(jù)題目要求可知，該顯示譯碼器是一個輸入變量為4，輸出變量為8的組合邏輯電路2716EPROM是2K8位的EPROM芯片，共有11根地址線（即A10A0）、8根數(shù)據(jù)線（即D7D0）。,2020/9/8,108,顯示譯碼器的BCD碼輸入D、C、B、A分別接2716EPROM的A3、A2、A1、A0，譯碼輸出a、b、c、d、e、f、g、h分別接2716EPROM的D0、D1、D2、D3、D4、D5、D6、D7，2716EPROM的多余高位地址線A10A4都接低電平，即在前16個地址上儲存顯示譯碼數(shù)據(jù)，而其它地址單元的數(shù)據(jù)可任意。用2716EPROM構成八段顯示譯碼器電路如圖6.1.11所示 。,2020/9/8,109,2020/9/8,110,其它類型存儲器簡介,1. EEPROM,用電氣方法在線擦除和編程的只讀存儲器。 存儲單元采用浮柵隧道氧化層MOS管。 寫入的數(shù)據(jù)在常溫下至少可以保存十年，擦除/寫入次數(shù)為萬次 10萬次。,2. 快閃存儲器Flash Memory,采用與EPROM中的疊柵MOS管相似的結(jié)構，同時保留了EEPROM用隧道效應擦除的快捷特性。理論上屬于ROM型存儲器；功能上相當于RAM。 單片容量已達64MB，并正在開發(fā)256MB的快閃存儲器?？芍貙懢幊痰拇螖?shù)已達100萬次。,返回,2020/9/8,111,由美國Dallas半導體公司推出，為封裝一體化的電池后備供電的靜態(tài)讀寫存儲器。 它以高容量長壽命鋰電池為后備電源，在低功耗的SRAM芯片上加上可靠的數(shù)據(jù)保護電路所構成。 其性能和使用方法與SRAM一樣，在斷電情況下，所存儲的信息可保存10年。 其缺點主要是體積稍大，價格較高。 此外，還有一種nvSRAM，不需電池作后備電源，它的非易失性是由其內(nèi)部機理決定的。,已越來越多地取代EPROM，并廣泛應用于通信設備、辦公設備、醫(yī)療設備、工業(yè)控制等領域。,3. 非易失性靜態(tài)讀寫存儲器NVSRAM,2020/9/8,112,串行存儲器是為適應某些設備對元器件的低功耗和小型化的要求而設計的。 主要特點：所存儲的數(shù)據(jù)是按一定順序串行寫入和讀出的，故對每個存儲單元的訪問與它在存儲器中的位置有關。,4. 串行存儲器,5.多端口存儲器MPRAM,多端口存儲器是為適應更復雜的信息處理需要而設計的一種在多處理機應用系統(tǒng)中使用的存儲器。 特點：有多套獨立的地址機構(即多個端口)，共享存儲單元的數(shù)據(jù)。 多端口RAM一般可分為雙端口SRAM、VRAM、FIFO、MPRAM等幾類。,2020/9/8,113,常見存儲器規(guī)格型號,2020/9/8,114,第6章 半導體存儲器和可編程邏輯器件,6.2.3 通用陣列邏輯（GAL）,6.2.2 可編程陣列邏輯（PAL）,6.2 可編程邏輯器件(PLD),6.2.1 現(xiàn)場可編程邏輯陣列（FPLA）,返回,結(jié)束 放映,6.2.4 EPLD、CPLD與FPGA,6.2.5 GAL器件的應用舉例,本章小結(jié),2020/9/8,115,復習,只讀存儲器的分類？各自特點？,6.2.1 現(xiàn)場可編程邏輯陣列（FPLA）,6.2 可編程邏輯器件(PLD),返回,1. PLD在數(shù)字集成芯片中的位置,數(shù)字 SSI、 MSI 集成 LSI、VLSI 電路 ASIC 全定制ASIC 門陣列 半定制ASIC 標準單元 PLD,一、 PLD概述,2020/9/8,117,（1）數(shù)字集成電路按照芯片設計方法的不同分類：, 通用型SSI、MSI集成電路； LSI、VLSI集成電路，如微處理器、單片機等； 專用集成電路ASIC（LSI或VLSI）。,2020/9/8,118,（2）ASIC分類,全定制ASIC：硅片沒有經(jīng)過預加工，其各層掩模都是按特定電路功能專門制造的。 半定制ASIC：按一定規(guī)格預先加工好的半成品芯片，然后再按具體要求進行加工和制造，包括門陣列、標準單元和可編程邏輯器件(PLD)三種。,2020/9/8,119,2. 可編程邏輯器件(PLD),（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進行設計和編程，使之實現(xiàn)所需要的邏輯功能。 （2）PLD的基本結(jié)構框圖 其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。,2020/9/8,120,（3）按集成度分類： 低密度PLD(LDPLD)：結(jié)構簡單，成本低、速度高、設計簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實現(xiàn)復雜的邏輯。,按編程部位分類LDPLD,2020/9/8,121,高密度PLD(HDPLD)：,（4）PLD器件的優(yōu)點 縮短設計周期，降低設計風險 高可靠性和可加密性 降低了產(chǎn)品生產(chǎn)的總費,2020/9/8,122,（5）常采用可編程元件(存儲單元)的類型：, 一次性編程的熔絲或反熔絲元件； 紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結(jié)構； 電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結(jié)構，另一類是快閃(Flash)存儲單元； 基于靜態(tài)存儲器(SRAM)的編程元件。 其中，類和類目前使用最廣泛。,2020/9/8,123,幾種常用邏輯符號表示方法 （a）輸入緩沖器（b） 與門 （c） 或門（d） 三種連接,（6）幾種常見的邏輯符號表示方法,2020/9/8,124,二、 現(xiàn)場可編程邏輯陣列（FPLA）,1.FPLA基本電路結(jié)構,如圖6.2.3所示，現(xiàn)場可編程邏輯陣列FPLA由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成。圖中與邏輯陣列最多可產(chǎn)生8個可編程的乘積項，或邏輯陣列最多產(chǎn)生4個組織邏輯函數(shù)。,2020/9/8,125,FPLA的規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。,比較FPLA與ROM，就可以發(fā)現(xiàn)它們的結(jié)構極為相似，都是由一個與邏輯陣列、一個或邏輯陣列和輸出緩沖器組成。兩者的不同點在于：ROM的與邏輯陣列（地址譯碼器）是固定的，將輸入變量的全部最小項都譯出了：而FPLA的與邏輯陣列是可編程的，所能產(chǎn)生的乘積項（與項）比ROM少得多。,2020/9/8,126,FPLA的輸出緩沖器的結(jié)構形式除三態(tài)輸出以外，還有集電極開路門（OC門）結(jié)構。還有一些FPLA器件在或邏輯陣列輸出端與緩沖器之間設置了可編程的異或門，以實現(xiàn)對輸出的極性進行控制，如圖6.2.4所示。圖中XOR為輸出極性控制編程單元，當XOR的熔絲接通，即XOR0，Y3、Y2、Y1、Y0與S3、S2、S1、S0同相；當XOR的熔絲熔斷了，即XOR1，Y3、Y2、Y1、Y0與S3、S2、S1、S0反相。,2020/9/8,127,FPLA分組合邏輯型FPLA和時序邏輯型FPLA。在與一或邏輯陣列基礎上增加若干觸發(fā)器，即構成時序邏輯型FPLA（又稱PLS），如圖6.2.5所示，其中所有觸發(fā)器的輸入端均由或邏輯陣列輸出端控制，同時觸發(fā)器的狀態(tài)Q1Q4又反饋回與邏輯陣列中，作為與輸入端。這 樣，就能方便地構成時序邏輯電路。,2020/9/8,128,2.用FPLA設計組合邏輯電路,任何一個邏輯函數(shù)式都可以變換成與一或表達式，因而任何一個邏輯函數(shù)都能用一級與邏輯電路和一級或邏輯電路來實現(xiàn)。也即說明FPLA可以實現(xiàn)任一組合邏輯函數(shù)。 例6.2.1用FPLA設計4位二進制碼轉(zhuǎn)換為格蕾碼電路,2020/9/8,129,2020/9/8,130,6.2.2 可編程陣列邏輯（PAL）,（1）PAL的結(jié)構 與陣列可編程； 或陣列固定 輸出電路固定,PAL的結(jié)構,返回,2020/9/8,131,（2）PAL的輸出結(jié)構 專用輸出結(jié)構。輸出端只能輸出信號，不能兼作輸入。只能實現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。,2020/9/8,132, 可編程I/O結(jié)構。輸出端有一個三態(tài)緩沖器，三態(tài)門受一個乘積項的控制。 當三態(tài)門禁止，輸出呈高阻狀態(tài)時，I/O引腳作輸入用； 當三態(tài)門被選通時，I/O引腳作輸出用。,2020/9/8,133, 寄存器輸出結(jié)構。輸出端有一個D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實現(xiàn)時序邏輯功能。,2020/9/8,134, 異或寄存器型輸出結(jié)構。 輸出部分有兩個或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結(jié)構便于對與或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對寄存器狀態(tài)進行維持操作，適用于實現(xiàn)計數(shù)器及狀態(tài)。（A0=A，A1=A ）,2020/9/8,135,（3）PAL的命名 PAL共有21種，通過不同的命名可以區(qū)別。,圖8-17 PAL的命名,2020/9/8,136,（4）PAL的優(yōu)點： 提高了功能密度，節(jié)省了空間。通常一片PAL可以代替412片SSI或24片MSI。同時，雖然PAL只有20多種型號，但可以代替90的通用器件，因而進行系統(tǒng)設計時，可以大大減少器件的種類。, 提高了設計的靈活性，且編程和使用都比較方便。 有上電復位功能和加密功能，可以防止非法復制。,2020/9/8,137,6.2.3 通用陣列邏輯（GAL）,20世紀80年代初，美國Lattice半導體公司研制。 GAL的結(jié)構特點：輸出端有一個組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。 GAL與PAL的區(qū)別： PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2 PROM工藝，可重復編程； PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PA器件。,2020/9/8,138,GAL分為兩大類： 一類是普通型，它的與、或結(jié)構與PAL相似，如GAL16V8，GAL20V8等。 另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。,例：普通型GAL16V8的基本特點。 （1）GAL的基本結(jié)構。 8個輸入緩沖器和8個輸出反饋/輸入緩沖器。 8個輸出邏輯宏單元OLMC和8個三態(tài)緩沖器，每個OLMC對應一個I/O引腳。,2020/9/8,139,GAL16V8的邏輯圖,2020/9/8,140,GAL器件沒有獨立的或陣列結(jié)構，各個或門放在各自的輸出邏輯宏單元（OLMC）中。, 由88個與門構成的與陣列，共形成64個乘積項，每個與門有32個輸入項，由8個輸入的原變量、反變量（16）和8個反饋信號的原變量、反變量（16）組成，故可編程與陣列共有3288=2048個可編程單元。, 系統(tǒng)時鐘CK 和三態(tài)輸出選通信號OE的輸入緩沖器。,2020/9/8,141,OLMC的邏輯圖,（2）輸出邏輯宏單元（OLMC）的結(jié)構,2020/9/8,142,或門：有8個輸入端，和來自與陣列的8個乘積項（PT）相對應。 異或門：用于選擇輸出信號的極性。 D觸發(fā)器：使GAL適用于時序邏輯電路。 4個多路開關（MUX）：在結(jié)構控制字段作用下設定輸出邏輯宏單元的狀態(tài)。,2020/9/8,143,GAL的結(jié)構控制字,（3）GAL的結(jié)構控制字, XOR（n）：輸出極性選擇位。共有8位，分別控制8個OLMC的輸出極性。異或門的輸出D與它的輸入信號B和XOR（n）之間的關系為： D BXOR 當XOR0時，即D = B； 當XOR1時，即D =B,2020/9/8,144, SYN（n）：時序邏輯電路/組合邏輯電路選擇位。 當SYN0時，D觸發(fā)器處于工作狀態(tài)，OLMC可為時序邏輯電路； 當SYN=1時，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。 注意：當SYN0時，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構成組合邏輯輸出。但只要有一個OLMC需要構成時序邏輯電路時，就必須使SYN0。, AC0、 AC1（n）：與 SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。,2020/9/8,145,（4）GAL的5種工作模式,只要寫入不同的結(jié)構控制字，就可以得到不同類型的輸出電路結(jié)構。,2020/9/8,146,6.2.4 EPLD、CPLD與FPGA,前面所述FPLA、PAL、GAL器件都屬于低密度器件，而EPLD、CPLD和FPGA都屬于高密度器件。在低密度器件中，只有GAL還在使用，主要用在中、小規(guī)模數(shù)字邏輯方面?，F(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的CPLD、FPGA為主。鑒于CPLD、FPGA的開發(fā)應用涉及到更深層次的內(nèi)容，將有專門的EDA技術課程進行講授，在此只對器件作些簡單介紹。,2020/9/8,147,一、可擦除的可編程邏輯器件 （EPLD）,EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件，它采用CMOS和UVEPROM工藝制作，集成度比PAL和GAL器件高得多，其產(chǎn)品多半屬于高密度PLD，目前EPLD產(chǎn)品的集成度最高已達1萬門以上。與PAL和GAL相比，EPLD有以下幾個特點： (1)由于采用了CMOS工藝，所以EPLD具有CMOS器件低功耗、高噪聲容限的優(yōu)點。 (2)因為采用了UVEPROM工藝，以疊柵注入MOS管作為編程單元，所以EPLD不僅可靠性高、可以改寫，而且集成度高、造價便宜。 (3)輸出部分采用了類似GAL器件的可編程的輸出邏輯宏單元。EPLD的OLMC不僅吸收了GAL器件輸出電路結(jié)構可編程的優(yōu)點，而且還增加了對OLMC中觸發(fā)器的預置數(shù)和和異步置零功能。,2020/9/8,148,二、復雜可編程邏輯器件 （CPLD）,基本包含三種結(jié)構：,CPLD是陣列型高密度可編程控制器，其基本結(jié)構形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。,邏輯陣列塊（LAB） 可編程I/O單元 可編程連線陣列（PIA）。,返回,2020/9/8,149,圖8-19 CPLD的結(jié)構圖,2020/9/8,150, 邏輯陣列塊（LAB）,一個LAB由十多個宏單元的陣列組成。 每個宏單元由三個功能塊組成： 邏輯陣列 乘積項選擇矩陣 可編程寄存器,它們可以被單獨的配置為時序邏輯或組合邏輯工作方式。 如果每個宏單元中的乘積項不夠用時，還可以利用其結(jié)構中的共享和并聯(lián)擴展乘積項。,2020/9/8,151, 可編程I/O單元 I/O端常作為一個獨立單元處理。通過對I/O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。, 可編程連線陣列 在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設計。,2020/9/8,152,三、 現(xiàn)場可編程門陣列（FPGA）,是20世紀80年代中期出現(xiàn)的高密度PLD。 采用類似于掩模編程門陣列的通用結(jié)構，其內(nèi)部由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設計靈活和可再配置等許多優(yōu)點，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。 FPGA的功能由邏輯結(jié)構的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計算機軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。,返回,2020/9/8,153,FPGA的基本結(jié)構,2020/9/8,154,FPGA的基本結(jié)構： 可編程邏輯模塊CLB 輸入輸出模塊IOB 互連資源IR, 可編程邏輯模塊CLB 結(jié)構形式： 查找表結(jié)構 多路開關結(jié)構 多級與非門結(jié)構。,電路組成： 邏輯函數(shù)發(fā)生器 觸發(fā)器 數(shù)據(jù)選擇器 信號變換,2020/9/8,155, 可編程輸入輸出模塊(IOB) IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號端。,2020/9/8,156, 可編程互連資源(IR) 包