廣工 EDA課程設(shè)計(jì)

課 程 設(shè) 計(jì) 課程名稱_VHDL與集成電路設(shè)計(jì)_題目名稱_電子鐘VHDL設(shè)計(jì)_學(xué)生學(xué)院_物理與光電工程學(xué)院_專業(yè)班級(jí)_ _學(xué) 號(hào)_學(xué)生姓名_ _指導(dǎo)教師_2014 年 12 月 19 日目錄一、前言11.1 EDA技術(shù)簡(jiǎn)介11.2 EDA的發(fā)展前景1二、設(shè)計(jì)內(nèi)容及要求12.1設(shè)計(jì)內(nèi)容12.2 設(shè)計(jì)要求12.3 實(shí)驗(yàn)?zāi)康?三、設(shè)計(jì)原理及框圖23.1設(shè)計(jì)原理23.2 設(shè)計(jì)框圖2四、模塊程序設(shè)計(jì)44.1 秒、分模塊程序及仿真44.2 時(shí)模塊程序及仿真64.3 消抖模塊74.4 頂層文件設(shè)計(jì)8五、調(diào)試11六、心得總結(jié)12參考文獻(xiàn)1211一、前言1.1 EDA技術(shù)簡(jiǎn)介電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA: Electronic Design Automation）已成為不可逆轉(zhuǎn)的潮流，它是包含CAD、CAE、CAM等與計(jì)算機(jī)輔助設(shè)計(jì)或設(shè)計(jì)自動(dòng)化等相關(guān)技術(shù)的總稱。隨著信息時(shí)代的到來(lái)，信息電子產(chǎn)品已不斷地向系統(tǒng)高度集成化和高度微型化發(fā)展，使得傳統(tǒng)的手工設(shè)計(jì)和生產(chǎn)技術(shù)無(wú)法滿足信息產(chǎn)品的社會(huì)和市場(chǎng)需要，因此，人們開(kāi)始借助于EDA技術(shù)進(jìn)行產(chǎn)品的設(shè)計(jì)和開(kāi)發(fā)。目前EDA技術(shù)主要是以計(jì)算機(jī)軟件工具形式表現(xiàn)出來(lái)的，對(duì)于現(xiàn)代復(fù)雜的電子產(chǎn)品設(shè)計(jì)和開(kāi)發(fā)來(lái)說(shuō)，一般需要考慮“自上而下”三個(gè)不同層次內(nèi)容的設(shè)計(jì)(即：系統(tǒng)結(jié)構(gòu)級(jí)設(shè)計(jì)，PCB板級(jí)設(shè)計(jì)和IC集成芯片級(jí)設(shè)計(jì))。Protel DXP軟件系統(tǒng)是一套建立在IBM兼容PC環(huán)境下的CAD電路集成設(shè)計(jì)系統(tǒng)，它是世界上第一套EDA環(huán)境引入到Windows環(huán)境的EDA開(kāi)發(fā)工具，具有高度的集成性和可擴(kuò)展性。本設(shè)計(jì)就是利用Protel DXP 進(jìn)行原理圖設(shè)計(jì)、PCB布局布線、進(jìn)行電路仿真測(cè)試。通過(guò)本設(shè)計(jì)充分了解到Protel DXP的特點(diǎn)并且充分掌握了Protel DXP的設(shè)計(jì)系統(tǒng)的基礎(chǔ)知識(shí)。1.2 EDA的發(fā)展前景隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域工作中，EDA技術(shù)的含量以驚人的速度上升，從而使它成為當(dāng)今電子技術(shù)發(fā)展的前言之一。 由于在電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的明顯優(yōu)勢(shì)，基于大規(guī)?？删幊唐骷鉀Q方案的EDA技術(shù)及其應(yīng)用在近年中有了巨大的發(fā)展，將電子發(fā)展技術(shù)再次推向了又一嶄新的歷史階段。這些新的發(fā)展大致包含了這樣6個(gè)方面：1.新器件；2.新工具軟件；3.嵌入式系統(tǒng)設(shè)計(jì)；4.DSP系統(tǒng)設(shè)計(jì)；5.計(jì)算機(jī)處理器設(shè)計(jì)；6.與ASIC市場(chǎng)的競(jìng)爭(zhēng)技術(shù)。二、設(shè)計(jì)內(nèi)容及要求2.1設(shè)計(jì)內(nèi)容設(shè)計(jì)一個(gè)電子鐘，要求可以顯示時(shí)、分、秒，用戶可以設(shè)置時(shí)間。2.2 設(shè)計(jì)要求  設(shè)計(jì)思路清晰，整體設(shè)計(jì)給出框圖，提供頂層電路圖；    應(yīng)用vhdl完成各次級(jí)模塊設(shè)計(jì)，繪出具體設(shè)計(jì)程序；    完成設(shè)計(jì)仿真和程序下載；    寫(xiě)出實(shí)驗(yàn)報(bào)告2.3 實(shí)驗(yàn)?zāi)康?掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。 掌握二十四進(jìn)制，六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。 掌握VHDL技術(shù)的層次化設(shè)計(jì)方法。  了解軟件的元件管理含義以及模塊元件之間的連接概念。 掌握電子電路一般的設(shè)計(jì)方法，并了解電子產(chǎn)品的研制開(kāi)發(fā)過(guò)程，基本掌握電子電路安裝和調(diào)試的方法。 培養(yǎng)獨(dú)立分析問(wèn)題，解決問(wèn)題的能力三、設(shè)計(jì)原理及框圖3.1設(shè)計(jì)原理首先，電子鐘的時(shí)鐘信號(hào)的分、秒都是60進(jìn)制的計(jì)數(shù)信號(hào)，小時(shí)則為24進(jìn)制的計(jì)數(shù)信號(hào)。由此，可以設(shè)置3個(gè)模塊，分別為秒模塊、分鐘模塊和小時(shí)模塊。首先開(kāi)關(guān)打開(kāi)后，給秒模塊接一個(gè)1Hz的時(shí)鐘信號(hào)，使秒模塊開(kāi)始對(duì)時(shí)鐘的上升沿計(jì)數(shù)，每來(lái)一個(gè)時(shí)鐘上升沿，秒模塊加1。每當(dāng)計(jì)滿一個(gè)周期后，即60秒，會(huì)向分鐘模塊產(chǎn)生進(jìn)位信號(hào)，同時(shí)向秒模塊發(fā)出重置信號(hào)，使秒模塊為00。然后重新對(duì)時(shí)鐘上升沿計(jì)數(shù)，當(dāng)秒模塊顯示為59之后，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)又向分模塊產(chǎn)生進(jìn)位信號(hào)，秒模塊重新被置為00，如此循環(huán)。分鐘模塊對(duì)秒模塊的進(jìn)位信號(hào)進(jìn)行計(jì)數(shù)。來(lái)一個(gè)秒進(jìn)位，分模塊加1。當(dāng)分鐘模塊計(jì)滿一個(gè)周期后，即60分鐘，同樣向小時(shí)模塊產(chǎn)生進(jìn)位信號(hào)并向本模塊發(fā)出重置信號(hào)，使分鐘模塊為00。然后重新對(duì)秒模塊的進(jìn)位信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)分模塊顯示為59時(shí)，下一個(gè)秒模塊進(jìn)位信號(hào)到來(lái)時(shí)，分模塊又向小時(shí)模塊產(chǎn)生進(jìn)位信號(hào)，分模塊重新被置為00，如此循環(huán)。小時(shí)模塊對(duì)分鐘模塊進(jìn)位信號(hào)的數(shù)目進(jìn)行計(jì)數(shù)，來(lái)一個(gè)進(jìn)位信號(hào)，小時(shí)模塊加1。當(dāng)大于23后，小時(shí)模塊向本模塊發(fā)出重置信號(hào)，使小時(shí)模塊顯示為00，開(kāi)始新一輪的計(jì)數(shù)。以此來(lái)實(shí)現(xiàn)24小時(shí)的計(jì)時(shí)功能。 復(fù)位功能的設(shè)計(jì)，可以用控制信號(hào)控制各個(gè)模塊的重置功能即可實(shí)現(xiàn)。3.2 設(shè)計(jì)框圖 系統(tǒng)頂層框圖，如下圖1計(jì)數(shù)器時(shí)鐘信號(hào)復(fù)位控制調(diào)分按鍵消抖按鍵消抖調(diào)時(shí)數(shù)碼管顯示1Hz圖1 系統(tǒng)頂層框圖 電子鐘結(jié)構(gòu)框圖，如下圖2時(shí)十位時(shí)個(gè)位分十位分個(gè)位秒十位秒個(gè)位譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器時(shí)計(jì)數(shù)器分計(jì)數(shù)器秒計(jì)數(shù)器按鍵消抖按鍵消抖時(shí)鐘信號(hào)復(fù)位控制小時(shí)調(diào)節(jié)分鐘調(diào)節(jié)1Hz1MHz進(jìn)位信號(hào)進(jìn)位信號(hào)圖2 數(shù)字鐘結(jié)構(gòu)框圖四、模塊程序設(shè)計(jì)4.1 秒、分模塊程序及仿真 秒和分計(jì)數(shù)模塊是60進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到59后，下一個(gè)計(jì)數(shù)脈沖到來(lái)時(shí)清零，并向高位發(fā)出進(jìn)位信號(hào)，然后重新從00開(kāi)始計(jì)數(shù)。VHDL的RTL描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt_sm IS PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C:OUT STD_LOGIC);END cnt_sm;ARCHITECTURE behav OF cnt_sm ISSIGNAL S_H:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL S_L:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,CLR) BEGIN IF CLK 'EVENT AND CLK='1' THEN IF S_L(3 DOWNTO 0)<"1001" THEN S_L(3 DOWNTO 0)<=S_L(3 DOWNTO 0)+1; C<='0' ELSIF S_H(3 DOWNTO 0)<"0101" THEN S_L(3 DOWNTO 0)<="0000" S_H(3 DOWNTO 0)<=S_H(3 DOWNTO 0)+1; C<='0' ELSE S_L(3 DOWNTO 0)<="0000" S_H(3 DOWNTO 0)<="0000" C<='1' END IF; END IF; IF CLR='1' THEN S_L(3 DOWNTO 0)<="0000" S_H(3 DOWNTO 0)<="0000" END IF; OUT_H<=S_H; OUT_L<=S_L; END PROCESS;END behav;秒、分計(jì)數(shù)模塊的仿真波形如圖3、圖4：圖3圖4波形分析：從仿真波形可知，當(dāng)計(jì)數(shù)到59時(shí)，即OUT_H=0101，OUT_L=1001時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)就清零了，即OUT_H=0000，OUT_L=0000，并且產(chǎn)生進(jìn)位信號(hào)，即C=1，然后重新開(kāi)始計(jì)數(shù)，如此循環(huán)，符合設(shè)計(jì)要求。4.2 時(shí)模塊程序及仿真時(shí)計(jì)數(shù)模塊就是一個(gè)24進(jìn)制計(jì)數(shù)器，記數(shù)到23時(shí)，下一個(gè)時(shí)鐘脈沖到來(lái)時(shí)清零，重新從00開(kāi)始計(jì)數(shù)。 VHDL的RTL描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt_h IS PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END cnt_h;ARCHITECTURE behav OF cnt_h ISSIGNAL S_H:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL S_L:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF CLR='1' THEN S_H<="0000" S_L<="0000" ELSIF CLK='1' AND CLK'EVENT THEN IF S_H="0010" AND S_L="0011" THEN S_L<="0000" S_H<="0000" ELSIF S_L<"1001" THEN S_L<=S_L+1; ELSE S_L<="0000" S_H<=S_H+1; END IF; END IF; END PROCESS; OUT_H<=S_H; OUT_L<=S_L; END;時(shí)模塊的仿真波形如下圖5：圖5波形分析：從仿真波形可知，當(dāng)計(jì)數(shù)到23時(shí)，即OUT_H=0010，OUT_L=0011時(shí)，下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)就清零了，即OUT_H=0000，OUT_L=0000，然后重新進(jìn)行計(jì)數(shù)，如此循環(huán)符合設(shè)計(jì)要求。4.3 消抖模塊按鍵消抖動(dòng)有很多方案，這里選擇的是計(jì)數(shù)消抖，即只當(dāng)有效電平到來(lái)后開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)值大于一定值后再輸出該有效電平，否則不輸出，從而達(dá)到消抖目的。 VHDL的RTL描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ajxd IS PORT(DIN,CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC);END;ARCHITECTURE behav OF ajxd ISBEGIN PROCESS(DIN) VARIABLE T: INTEGER RANGE 0 TO 63:=0; BEGIN IF DIN='1' THEN IF CLK 'EVENT AND CLK='1'THEN T:=T+1; IF T>8 THEN DOUT<='1'T:=T-1; ELSE DOUT<='0' END IF; END IF; ELSE DOUT<='0'T:=0; END IF; END PROCESS;END behav;消抖模塊電路原理圖如下圖6：圖6 消抖模塊電路原理圖4.4 頂層文件設(shè)計(jì)VHDL的RTL描述如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock IS PORT ( CLK1m : IN STD_LOGIC; -輸入1MHZ CLK1: IN STD_LOGIC; -輸入1HZ CLR0 : IN STD_LOGIC; KEY1_M : IN STD_LOGIC; -調(diào)時(shí)調(diào)分鍵 KEY2_H : IN STD_LOGIC; SECH : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); -時(shí)分秒輸出 SECL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); MINH : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); MINL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); HOUH : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); HOUL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END;ARCHITECTURE behav OF clock IS SIGNAL SCO1, SCOM : STD_LOGIC; SIGNAL YS, YM : STD_LOGIC; SIGNAL SCO2,SCOH : STD_LOGIC; SIGNAL S1,S2 : STD_LOGIC; SIGNAL SMINH,SMINL :STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SSECH,SSECL:STD_LOGIC_VECTOR (3 DOWNTO 0);COMPONENT cnt_sm -分和秒模塊PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C:OUT STD_LOGIC);END COMPONENT;COMPONENT cnt_h -時(shí)模塊PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT ajxd -消抖模塊PORT(DIN,CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC);END COMPONENT;BEGIN PROCESS(CLK10m,KEY1_M,KEY2_H) -調(diào)時(shí)調(diào)分 BEGIN IF CLK1m'EVENT AND CLK1m='1' THEN IF S1='1' THEN SCOM<='1' ELSE SCOM<='0' END IF; IF S2='1' THEN SCOH<='1' ELSE SCOH<='0' END IF; END IF; END PROCESS; U1:cnt_sm PORT MAP (CLK=>CLK1,CLR=>CLR0,C=>SCO1, OUT_L=>SSECL,OUT_H=>SSECH); -秒計(jì)數(shù)模塊例化 U2:cnt_sm PORT MAP (CLK=>YS,CLR=>CLR0,C=>SCO2, OUT_L=>SMINL,OUT_H=>SMINH); -分鐘計(jì)數(shù)模塊例化 U3:cnt_h PORT MAP (CLK=>YM,CLR=>CLR0,OUT_L=>HOUL,OUT_H=>HOUH); -小時(shí)計(jì)數(shù)模塊例化 U4:ajxd PORT MAP (DIN=>KEY1_M,CLK=> CLK1m,DOUT=>S1); -按鍵模塊例化 U5:ajxd PORT MAP (DIN=>KEY2_H,CLK=> CLK1m,DOUT=>S2); -按鍵模塊例化 YS<=SCOM OR SCO1; YM<=SCOH OR SCO2; SECL<=SSECL; SECH<=SSECH; MINL<=SMINL; MINH<=SMINH; END;因?yàn)槊牒头昼娔K都是60進(jìn)制的計(jì)數(shù)器，所以在例化時(shí)，U1和U2的元件名相同，都是cnt_sm。但是它們連接端口名不一樣，在U1中：CLK=>CLK1,CLR=>CLR0,C=>SCO1, OUT_L=>SSECL,OUT_H=>SSECH 。而在U2中：CLK=>YS,CLR=>CLR0,C=>SCO2, OUT_L=>SMINL,OUT_H=>SMINH。這樣可以綜合出秒模塊和分鐘模塊。U4，U5的例化也是這個(gè)道理。其中，U4的KEY1_M是調(diào)節(jié)分鐘的按鍵；U5的KEY2_H是調(diào)節(jié)小時(shí)的按鍵。頂層模塊電路原理如下圖7：圖7 頂層模塊電路原理圖五、調(diào)試當(dāng)把程序下載到試驗(yàn)箱上的時(shí)候，時(shí)分秒能夠正常顯示，秒逢60向分鐘進(jìn)1，分鐘數(shù)加1。當(dāng)分鐘數(shù)大于59后，向小時(shí)進(jìn)1，小時(shí)數(shù)加1。小時(shí)數(shù)滿24后，變?yōu)?0。按下清零端，時(shí)鐘顯示變?yōu)?0:00:00。調(diào)分按鍵，每按1次，分鐘數(shù)加1，當(dāng)加到59后，又從00開(kāi)始加。調(diào)分正常。調(diào)時(shí)按鍵，每按1次，小時(shí)數(shù)加1，當(dāng)加到23后，又從00開(kāi)始加。調(diào)時(shí)正常。遇到的問(wèn)題：當(dāng)時(shí)遇到的問(wèn)題就是，例如當(dāng)實(shí)驗(yàn)箱上顯示的時(shí)間為8:59:59，當(dāng)下一個(gè)1Hz時(shí)鐘脈沖到來(lái)時(shí)，時(shí)間立馬變?yōu)?:00:00。然而，繼續(xù)往前計(jì)時(shí)，當(dāng)計(jì)到9:00:59時(shí)，下一個(gè)秒時(shí)鐘脈沖到來(lái)時(shí)，時(shí)間卻變?yōu)?0:01:00。就是說(shuō)，程序在進(jìn)位的問(wèn)題上發(fā)生錯(cuò)誤了。后來(lái)檢查程序，發(fā)現(xiàn)是頂層文件中這段程序綜合出兩個(gè)D觸發(fā)器SCOM和SCOH導(dǎo)致的。問(wèn)題程序：BEGIN PROCESS(CLK0,KEY1_M,KEY2_H,SCO1,SCO2) -調(diào)時(shí)調(diào)分 BEGIN IF CLK0'EVENT AND CLK0='1' THEN IF SCO1='1' OR S1='1' THEN SCOM<='1' ELSE SCOM<='0' END IF; IF (SCO2='1' AND SCO1='1') OR S2='1' THEN SCOH<='1' ELSE SCOH<='0' END IF; END IF; END PROCESS; 修改后的程序：BEGIN PROCESS(CLK10m,KEY1_M,KEY2_H) -調(diào)時(shí)調(diào)分 BEGIN IF CLK1m'EVENT AND CLK1m='1' THEN IF S1='1' THEN SCOM<='1' ELSE SCOM<='0' END IF; IF S2='1' THEN SCOH<='1' ELSE SCOH<='0' END IF; END IF; END PROCESS; 比較問(wèn)題程序和修改后的程序，可以發(fā)現(xiàn)，修改后的程序里面，只讓按鍵S1和S2的分別連接到D觸發(fā)器的輸入端SCOM和SCOH。而秒進(jìn)位信號(hào)SCO1和分進(jìn)位信號(hào)SCO2則通過(guò)YS<=SCOM OR SCO1; YM<=SCOH OR SCO2; 這兩句程序，跳過(guò)D觸發(fā)器，從而解決了問(wèn)題。六、心得總結(jié)上課的時(shí)候，一直不明白EDA是用來(lái)干嘛的。也不知到為什么要學(xué)這門(mén)課程。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，知道它是用來(lái)設(shè)計(jì)硬件電路的，通過(guò)代碼寫(xiě)出各模塊功能，然后綜合在一起，可以綜合出復(fù)雜、功能強(qiáng)大的電路系統(tǒng)，給電路設(shè)計(jì)帶來(lái)很大的方便。在編寫(xiě)頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過(guò)了，心里終于舒了一口氣。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，看懂代碼不等于會(huì)編寫(xiě)，所以經(jīng)常動(dòng)手把代碼輸入Quartus，編譯一下，觀察仿真波形，查看綜合出來(lái)的RTL，這樣才能有明顯的進(jìn)步。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，因?yàn)閷?duì)EDA還不熟悉，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處：對(duì)上課所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。經(jīng)過(guò)這次課程設(shè)計(jì)，加深了我對(duì)書(shū)本知識(shí)的理解。參考文獻(xiàn)1 彭介華.電子技術(shù)課程設(shè)計(jì)指導(dǎo).北京：高等教育出版社，1997 2 李國(guó)麗，朱維勇.電子技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū).合肥：中國(guó)科技大學(xué)出版社，20003 潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程.北京：科學(xué)出版社，2002