搶答器課程設(shè)計(jì)

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1、 引言 數(shù)字電路主要是基于兩個(gè)信號(hào),用數(shù)字信號(hào)完成對數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱之為數(shù)字電路,它具有邏輯運(yùn)算和邏輯處理等功能,數(shù)字電路可以分為組合邏輯電路和時(shí)序邏輯電路。 EDA簡介 20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地

2、改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可行性，減

3、輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 Verilog HDL 簡介 Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL 有如下特點(diǎn)： 1)能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、RTL級(jí)、門級(jí)和開關(guān)級(jí)，對設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡練的描述。 2)能夠在每個(gè)抽象層次的描述上對設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)可能存在的錯(cuò)誤，縮短設(shè)計(jì)周期，并保存整個(gè)設(shè)計(jì)過程的正確性。 3)由于代碼描述與工藝過程實(shí)現(xiàn)無關(guān)

4、，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如果有C語言的基礎(chǔ)，只需很短時(shí)間就能學(xué)會(huì)和掌握Verilog HDL語言，因此，Verilog HDL語言可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。 第1章 設(shè)計(jì)說明 一．設(shè)計(jì)說明 1. 設(shè)計(jì)技術(shù)參數(shù) ： ●五人參賽每人一個(gè)按鈕，主持人一個(gè)按鈕，按下開始，具有復(fù)位功能； ●搶中者對應(yīng)的指示燈亮；用點(diǎn)陣顯示搶中者序號(hào)； ●有人搶答時(shí)，蜂鳴2s。 ●答題時(shí)限為10秒鐘，從有人搶答開始，用數(shù)碼管倒計(jì)時(shí)間10、9、8。。1、0；倒計(jì)時(shí)到0時(shí)，蜂鳴2秒。 2. 設(shè)計(jì)要求： ●用撥碼開關(guān)設(shè)定主持人及參賽者按鈕； ●用紅色信號(hào)指示

5、燈組L1-L5表示對應(yīng)參賽者指示燈； ●用點(diǎn)陣顯示搶中者序號(hào)。 ●學(xué)會(huì)使用Max+PlusII軟件、Verilog HDL語言和實(shí)驗(yàn)箱； ●獨(dú)立完成電路設(shè)計(jì)，編程下載、連接電路和調(diào)試； ●參加答辯并書寫任務(wù)書 3. 設(shè)計(jì)思路：本電路為5人搶答器的設(shè)計(jì)，可設(shè)x1,x2,x3,x4,x5對應(yīng)五位選手,j1,j2,j3,j4,j5對應(yīng)相應(yīng)的搶答結(jié)果，voice為

6、蜂鳴，LED[1:5]對應(yīng)選手，當(dāng)該選手搶答成功后則相應(yīng)的LED發(fā)光 ，主持人控制復(fù)位鍵judge，當(dāng)主持人按下judge鍵后，電路回到原始狀態(tài)，即搶答前的狀態(tài)，此時(shí)可以搶答。利用高頻掃描實(shí)現(xiàn)點(diǎn)陣上的1,2,3,4,5顯示和動(dòng)態(tài)數(shù)碼管的顯示，當(dāng)j1,j2,j3,j4,j5有高電平時(shí)，點(diǎn)陣對應(yīng)的數(shù)字發(fā)光,利用對低頻脈沖的計(jì)數(shù)實(shí)現(xiàn)對蜂鳴器周期的控制。 4. 程序介紹： 程序由一個(gè)大的模塊構(gòu)成其中包括搶答，蜂鳴，序號(hào)，倒計(jì)時(shí)，四大部分，有選手搶答成功時(shí)實(shí)現(xiàn)鎖定使相應(yīng)的輸出保持高電平對應(yīng)的LED燈亮鎖定變量block為1，直到j(luò)udge復(fù)位，當(dāng)輸出為高電平時(shí)通過中間變量count1的循環(huán)實(shí)現(xiàn)相應(yīng)序

7、號(hào)在點(diǎn)陣上的顯示，并且在cp上升沿實(shí)現(xiàn)蜂鳴兩秒，倒計(jì)時(shí)為0即再次在cp上升沿實(shí)現(xiàn)蜂鳴2秒，當(dāng)鎖定信號(hào)為1，中間變量為0實(shí)現(xiàn)10到0的循環(huán)，通過對高頻信號(hào)clk的掃描實(shí)現(xiàn)動(dòng)態(tài)數(shù)碼管上數(shù)字的顯示， 二.程序代碼 Module qiangdaqi(x1,x2,x3,x4,x5,clk,clk1,dx,wx,judge,j1,j2,j3,j4,j5,voice,ra,row,cp); input x1,x2,x3,x4,x5,clk,judge,cp; input clk1; output j1,j2,j3,j4,j5,voice; output[0:7] ra ,row; reg

8、j1,j2,j3,j4,j5,voice; reg block; output [6:0] dx; output [2:0] wx; reg[3:0]K,B,C; reg[6:0]dx; reg[2:0]wx; reg[3:0]temp; reg count; reg[0:7]ra,row; reg[0:7] count1; reg[4:0] a; always @( posedge clk) begin if(judge) begin j1=0;j2=0;j3=0;j4=0;j5=0;block=0; end else if(x1==1

9、) begin if(block==0) begin j1=1; block=1; end end else if(x2==1) begin if(block==0) begin j2=1; block=1; end end else if(x3==1) begin if(block==0) begin j3=1;block=1; end

10、 end else if(x4==1) begin if(block==0) begin j4=1;block=1; end end else if(x5==1) begin if(block==0) begin j5=1;block=1; end end end always@(posedge clk) begin count1=count1+1; if(c

11、ount1==9) count1=1; if(j1) begin case(count1) 1:begin row=8b11111111;ra=8b00000000; end 2:begin row=8b10111111;ra=8b00011000; end 3:begin row=8b11011111;ra=8b00011000; end 4:begin row=8b11101111;ra=8b00011000; end 5:begin row=8b11110111;ra=8b00011000; end 6:begin row=

12、8b11111011;ra=8b00011000; end 7:begin row=8b11111101;ra=8b00011000; end 8:begin row=8b11111110;ra=8b00011000; end endcase end else if(j2) begin case(count1) 1:begin row=8b11111111;ra=8b00000000; end 2:begin row=8b10111111;ra=8b00111100; end 3:begin row=8b11011111;ra=8b000

13、00100; end 4:begin row=8b11101111;ra=8b00000100; end 5:begin row=8b11110111;ra=8b00111100; end 6:begin row=8b11111011;ra=8b00100000; end 7:begin row=8b11111101;ra=8b00100000; end 8:begin row=8b11111110;ra=8b00111100; end endcase end else if(j3) begin case(count1) 1:be

14、gin row=8b11111111;ra=8b00000000; end 2:begin row=8b10111111;ra=8b00111100; end 3:begin row=8b11011111;ra=8b00000100; end 4:begin row=8b11101111;ra=8b00000100; end 5:begin row=8b11110111;ra=8b00111100; end 6:begin row=8b11111011;ra=8b00000100; end 7:begin row=8b11111101;ra=8b00000

15、100; end 8:begin row=8b11111110;ra=8b00111100; end endcase end else if(j4) begin case(count1) 1:begin row=8b11111111;ra=8b00000000; end 2:begin row=8b10111111;ra=8b00100100; end 3:begin row=8b11011111;ra=8b00100100; end 4:begin row=8b11101111;ra=8b00100100; end

16、 5:begin row=8b11110111;ra=8b00111110; end 6:begin row=8b11111011;ra=8b00000100; end 7:begin row=8b11111101;ra=8b00000100; end 8:begin row=8b11111110;ra=8b00000100; end endcase end else if(j5) begin case(count1) 1:begin row=8b11111111;ra=8b00000000; end 2:begin r

17、ow=8b10111111;ra=8b00111100; end 3:begin row=8b11011111;ra=8b00100000; end 4:begin row=8b11101111;ra=8b00100000; end 5:begin row=8b11110111;ra=8b00111100; end 6:begin row=8b11111011;ra=8b00000100; end 7:begin row=8b11111101;ra=8b00000100; end 8:begin row=8b11111110;ra=8b00111100;

18、end endcase end else begin case(count1) 1:begin row=8b11111111;ra=8b00000000; end 2:begin row=8b10111111;ra=8b00000000; end 3:begin row=8b11011111;ra=8b00000000; end 4:begin row=8b11101111;ra=8b00000000; end 5:begin row=8b11110111;ra=8b00000000; end 6:begin row=8b1111

19、1011;ra=8b00000000; end 7:begin row=8b11111101;ra=8b00000000; end 8:begin row=8b11111110;ra=8b00000000; end endcase end end always @(posedge cp ) begin if(j1==1||j2==1||j3==1||j4==1||j5==1) begin if(a<2b01) begin voice=1b1;

20、 a=a+1; end else if(a==1) begin voice=0; a=a+1; end else if(a==2) begin voice=0; a=a+1; end el

21、se if(a==3) begin voice=0; a=a+1; end else if(a==4) begin voice=0; a=a+1; end else if(a==5) begi

22、n voice=0; a=a+1; end else if(a==6) begin voice=1b1; a=a+1; end else if(a==7) begin voice=0； end end

23、 else begin voice=1b0; a=0; end end always@(posedge clk1 ) begin if(judge) begin count=0; K=0; end else if(judge==0) begin if(block==1&&count==0&&K<10) begin K=K+1

24、; end else if(K==b1010) begin K=0; count=b1; end end end always@(K) begin case(K) 0:begin C=b0001;B=b0000;end 1:begin C=b0000;B=b1001;end 2:begin C=b0000;B=b1000;end 3:begin C=b0000;B=b0111;end 4:begin C=b0000;

25、B=b0110;end 5:begin C=b0000;B=b0101;end 6:begin C=b0000;B=b0100;end 7:begin C=b0000;B=b0011;end 8:begin C=b0000;B=b0010;end 9:begin C=b0000;B=b0001;end 10:begin C=b0000;B=b0000;end endcase end always@(posedge clk) begin wx=wx+1; if(wx==2) wx=0; end al

26、ways@(wx) begin case(wx) 0:temp=C; 1:temp=B; endcase end always@(temp) begin case(temp) 0: dx =7b0111111; // 0 1: dx =7b0000110; // 1 2: dx =7b1011011; // 2 3: dx =7b1001111; // 3 4: dx =7b1100110; // 4 5: dx =7b1101101; /

27、/ 5 6: dx =7b1111101; // 6 7: dx =7b0000111; // 7 8: dx =7b1111111; // 8 9: dx =7b1101111; // 9 endcase end endmodule 三．波形仿真圖 四．管腳鎖定及硬件連線 管腳鎖定： clk-------PIN68 clk1--------PIN70 cp--------PIN73 judge—------PIN4

28、6 dx0--------PIN69 dx1--------PIN71 dx2-------PIN74 dx3-------PIN75 dx4-------PIN85 dx5-------PIN89 dx6-------PIN92 j1-------PIN12 j2-------PIN13 j3-------PIN14 j4-------PIN15 j5------PIN17 ra0------PIN174 ra1------PIN176 ra2------PIN179 ra3------PIN189 ra4------PIN191 ra5------PIN

29、193 ra6------PIN196 ra7------PIN198 row0--------PIN173 row1--------PIN175 row2--------PIN177 row3--------PIN187 row4--------PIN190 row5--------PIN192 row6--------PIN195 row7-------- PIN197 voice--------PIN74 wx0--------PIN83 wx1--------PIN86 wx2--------PIN88 x1--------PIN39 x2------

30、--PIN40 x3--------PIN41 x4--------PIN44 x5--------PIN45 硬件連線： PIN68 --------CLK(11) PIN70 --------CLK(21) PIN73 --------CLK(20) PIN46 --------sw6 PIN69 --------a PIN71 --------b PIN74 --------c PIN75 --------d PIN85

31、 --------e PIN89 --------f PIN92 --------g PIN174 --------RAW1 PIN176 --------RAW2 PIN179 --------RAW3 PIN189 --------RAW4 PIN191 --------RAW5 PIN193 --------RAW6 PIN196 --------RAW7 PIN198 --------RA

32、W8 PIN173 --------ROW1 PIN175 --------ROW2 PIN177 --------ROW3 PIN187 --------ROW4 PIN190 --------ROW5 PIN192 --------ROW6 PIN195 --------ROW7 PIN197 --------ROW8 PIN83 --------SS0 PIN86 --------SS1

33、 PIN88 --------SS2 在電腦上調(diào)試好程序后，下載至實(shí)驗(yàn)箱，根據(jù)管腳鎖定連好電路，經(jīng)驗(yàn)證，實(shí)驗(yàn)結(jié)果與要求一致，故該程序可作為五人搶答器的代碼。 五．總結(jié) 這次我設(shè)計(jì)的是五人搶答器，搶答成功在8*8點(diǎn)陣上顯示搶答者的編號(hào)，同時(shí)蜂鳴器蜂2s，表示搶答成功，同時(shí)動(dòng)態(tài)數(shù)碼管從10倒數(shù)到0然后蜂鳴2秒代表答題時(shí)間到，通過這次EDA課程設(shè)計(jì)實(shí)驗(yàn)的實(shí)踐機(jī)會(huì)，使我對數(shù)電有了更深的認(rèn)識(shí)，實(shí)踐的重要性，讓我明白要更多的將自己學(xué)到的知識(shí)運(yùn)用了實(shí)踐當(dāng)中去。 通過這次自主設(shè)計(jì)搶答器以及和其他同學(xué)的設(shè)計(jì)交流，更讓我認(rèn)識(shí)到了自己在數(shù)字技術(shù)基礎(chǔ)學(xué)習(xí)上的真實(shí)情況，讓我認(rèn)識(shí)到自己的不足，以及

34、對以前掌握的知識(shí)有了更加深刻的認(rèn)識(shí)，并且學(xué)到了許多課外的知識(shí)。在設(shè)計(jì)過程中我向同學(xué)和老師請教了很多問題，但通過自己的努力和老師，同學(xué)的幫助，使問題得以解決并且也掌握了更多的知識(shí)。這次搶答器設(shè)計(jì)我嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度，讓我認(rèn)識(shí)到每一個(gè)錯(cuò)誤都會(huì)導(dǎo)致整個(gè)程序都沒法運(yùn)行，實(shí)驗(yàn)不能有半點(diǎn)的疏忽。 通過這次課程設(shè)計(jì)讓我認(rèn)識(shí)到科技的進(jìn)步和時(shí)代的發(fā)展，更加促進(jìn)了我對學(xué)習(xí)的渴望和需求，讓我看到了高科技的先進(jìn)，知道自己還遠(yuǎn)遠(yuǎn)不足，讓我知道只有科技才能改變現(xiàn)實(shí)，改變自己的命運(yùn)，必須努力進(jìn)取，不斷創(chuàng)新，才能夠更好的適應(yīng)和融入到社會(huì)當(dāng)中！ 考文件： 《數(shù)字電子技術(shù)基礎(chǔ)》.閻石主編.高等教育出版社. 《ED

35、A課程設(shè)計(jì)A指導(dǎo)書》.鄭兆兆等編. 燕山大學(xué)課程設(shè)計(jì)評(píng)審意見表 指導(dǎo)教師評(píng)語： ①該生學(xué)習(xí)態(tài)度 （認(rèn)真 較認(rèn)真 不認(rèn)真） ②該生遲到、早退現(xiàn)象 （有 無） ③該生依賴他人進(jìn)行設(shè)計(jì)情況 （有 無） 平時(shí)成績： 指導(dǎo)教師簽字： 2012 年 1 月 6 日 圖面及其它成績： 答辯小

36、組評(píng)語： ①設(shè)計(jì)巧妙，實(shí)現(xiàn)設(shè)計(jì)要求，并有所創(chuàng)新。 ②設(shè)計(jì)合理，實(shí)現(xiàn)設(shè)計(jì)要求。 ③實(shí)現(xiàn)了大部分設(shè)計(jì)要求。 ④沒有完成設(shè)計(jì)要求，或者只實(shí)現(xiàn)了一小部分的設(shè)計(jì)要求。 答辯成績： 組長簽字： 2012 年 1月 6 日 課程設(shè)計(jì)綜合成績： 答辯小組成員簽字： 2011年 1月 6 日 - 18 -